EDA课程设计——《数字钟》体会怎么写啊
课程设计感悟 通过这次设计，既复习了以前所学的知识，也进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。
特别是当每一个子模块编写调试成功时，心里特别的开心。
但是在画顶层原理图时，遇到了不少问题，最大的问题就是根本没有把各个模块的VHD文件以及生成的器件都全部放在顶层文件的文件夹内，还有就是程序设计的时候考虑的不够全面，没有联系着各个模式以及实验板的情况来编写程序，以至于多考虑编写了译码电路而浪费了很多时间。
在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。
后来，在数十次的调试和老师的指点之后，才发现是因为规定的信号量范围太大且信号的初始值随机，从而不能得到所要的结果。
还有的仿真图根本就不出波形，怎么调节都不管用，后来才知道原来是路径不正确，路径中不可以有汉字。
真是细节决定成败啊
总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。
EDA数字钟设计
1.Topclock（元件例化 顶层文件） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity topclock is Port(clk,clr,en,m1,h1:in std_logic; alarm:out std_logic; secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0)); End; 2. 秒模块程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND isport(clk,clr:in std_logic; sec1,sec0:out std_logic_vector(3 downto 0); co:out std_logic);end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr='1' thencnt1:=0000;cnt0:=0000;elsif clk'event and clk='1' thenif cnt1=0101 and cnt0=1000 thenco<='1';cnt0:=1001;elsif cnt0<1001 thencnt0:=cnt0+1;elsecnt0:=0000;if cnt1<0101 thencnt1:=cnt1+1;elsecnt1:=0000;co<='0';end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end SEC;3.分模块程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(clk,en:in std_logic; min1,min0:out std_logic_vector(3 downto 0); co:out std_logic);end MINUTE;architecture MIN of MINUTE isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clk'event and clk='1' thenif en='1' thenif cnt1=0101 and cnt0=1000 thenco<='1';cnt0:=1001;elsif cnt0<1001 thencnt0:=cnt0+1;elsecnt0:=0000;if cnt1<0101 thencnt1:=cnt1+1;elsecnt1:=0000;co<='0';end if;end if;end if;end if;min1<=cnt1;min0<=cnt0;end process;end MIN;4.时模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity HOUR isport(clk,en:in std_logic; h1,h0:out std_logic_vector(3 downto 0));end HOUR;architecture hour_arc of HOUR isbeginprocess(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clk'event and clk='1' thenif en='1' thenif cnt1=0010 and cnt0=0011 thencnt1:=0000;cnt0:=0000;elsif cnt0<1001 thencnt0:=cnt0+1;end if;end if;end if;h1<=cnt1;h0<=cnt0;end process;end hour_arc;----5.扫描模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity SELTIME is port( clk:in std_logic; sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0); daout:out std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0));end SELTIME;architecture fun of SELTIME is signal count:std_logic_vector(2 downto 0);begin sel<=count; process(clk) begin if(clk'event and clk='1') then if(count>=101) then count<=000; else count<=count+1; end if; end if; case count is when000=>daout<= sec0; when001=>daout<= sec1; when010=>daout<= min0; when011=>daout<= min1; when100=>daout<=h0; when others =>daout<=h1; end case; end process;end fun;6.显示模块程序library ieee;use ieee.std_logic_1164.all;entity DISPLAY is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0));end DISPLAY;architecture disp_are of DISPLAY isbegin process(d) begincase d is when0000 =>q<=0111111; when0001 =>q<=0000110; when0010 =>q<=1011011; when0011 =>q<=1001111; when0100 =>q<=1100110; when0101 =>q<=1101101; when0110 =>q<=1111101; when0111 =>q<=0100111; when1000 =>q<=1111111; when others =>q<=1101111;end case; end process;end disp_are;-----7.定时闹钟模块程序 library ieee;use ieee.std_logic_1164.all;entity ALERT isport(m1,m0,s1,s0:in std_logic_vector(3 downto 0); clk:in std_logic; q500,qlk:out std_logic);end ALERT;architecture sss_arc of ALERT is begin process(clk) begin if clk'event and clk='1' then if m1=0101 and m0=1001 and s1=0101 then if s0=0001 or s0=0011 or s0=0101 or s0=0111 then q500<='1'; else q500<='0'; end if; end if;if m1=0101 and m0=1001 and s1=0101 and s0=1001 thenqlk<='1';elseqlk<='0';end if;end if;end process;end sss_arc;Architecture one of topclock is Component second1 Port( clks,clr:in std_logic; secs,secg: buffer std_logic_vector(3 downto 0); cout1: out std_logic); End Component; Component min1 Port(clkm,clr:in std_logic; mins,ming:buffer std_logic_vector(3 downto 0); enmin,alarm: out std_logic); End Component; Component hour1 Port(clkh,clr:in std_logic; hours,hourg:buffer std_logic_vector(3 downto 0)); End Component; Component madapt Port(en,m1,clk,secin:in std_logic; minset:out std_logic); End Component; Component hadapt Port(en,h1,clk,minin:in std_logic; hourset:out std_logic); End Component; signal a,b,c,d: std_logic; begin u1:second1 port map(clr=>clr, secs=>secs,secg=>secg,clks=>clk, cout1=>a); u2:min1 port map(clr=>clr,alarm=>alarm, mins=>mins,ming=>ming,clkm=>b,enmin=>c); u3:hour1 port map(clr=>clr, hours=>hours,hourg=>hourg,clkh=>d); u4:madapt port map(en=>en,m1=>m1,clk=>clk,secin=>a,minset=>b); u5:hadapt port map(en=>en,h1=>h1,clk=>clk,minin=>c,hourset=>d); end;以上回答你满意么
数字电路设计实验报告（5选1即可）
目录1 设计目的 32 设计要求指标 32.1 基本功能 32.2 扩展功能 43．方案论证与比较 44 总体框图设计 45 电路原理分析 45.1数字钟的构成 45.1.1 分频器电路 55.1.2 时间计数器电路 55.1.3分频器电路 65.1.4振荡器电路 65.1.5数字时钟的计数显示电路 65.2 校时电路 75.3 整点报时电路 86系统仿真与调试 87.结论 8参考文献 9实验作品附图 10数字钟摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。
供扩展的方面涉及到定时自动报警、按时自动打铃、定时广播、定时启闭路灯等。
因此，研究数字钟及扩大其应用，有着非常现实的意义。
1 设计目的1．掌握数字钟的设计、组装与调试方法。
2．熟悉集成元器件的选择和集成电路芯片的逻辑功能及使用方法。
3．掌握面包板结构及其接线方法4．熟悉仿真软件的使用。
2 设计要求及指标2．1基本功能1）时钟显示功能，能够正确显示“时”、“分”、“秒”。
2）具有快速校准时、分、秒的功能。
3）用555定时器与RC组成的多谐振荡器产生一个标准频率（1Hz）的方波脉冲信号。
2．2扩展功能1）用晶体振荡器产生一个标准频率（1Hz）的脉冲信号。
2）具有整点报时的功能。
3）具有闹钟的功能。
4）……3、方案论证与比较本设计方案使用555多谐振荡器来产生1HZ的信号。
通过改变相应的电阻电容值可使频率微调，不必使用分频器来对高频信号进行分频使电路繁复。
虽然此振荡器没有石英晶体稳定度和精确性高，由于设计方便，操作简单，成为了设计时的首选，但是由于与实验中使用的555芯片产生的脉冲相比较，利用晶振产生的脉冲信号更加的稳定，同过电压表的测量能很好的观察到这一点，同时在显示上能够更加接进预定的值，受外界环境的干扰较少，一定程度上优于使用555芯片产生信号方式。
我们组依然同时设计了555和晶振两个信号产生电路。
（本实验报告中着重按照原方案设计的555电路进行说明）4、 系统设计框图数字式计时器一般由振荡器、分频器、计数器、译码器、显示器等几部分组成。
在本设计中555振荡器及其相应外部电路组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。
秒信号送入计数器进行计数，把累计的结果以‘时’、‘分’、‘秒’的数字显示出来。
‘时’显示由二十四进制计数器、译码器、显示器构成，‘分’、‘秒’显示分别由六十进制计数器、译码器、显示器构成。
其原理框图如图1.1所示。
5、电路原理分析5.1数字钟的构成 数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定.在此使用555振荡器组成1Hz的信号。
数字钟原理框图（1.1）5．1.1振荡器电路 555定时器组成的振荡器电路给数字钟提供一个频率为1Hz的方波信号。
其中OUT为输出。
5.1.2时间计数器电路 时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器. 5.1.3分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。
例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（ ），即实现该分频功能的计数器相当于15级2进制计数器。
5.1.4振荡器电路 利用555定时器组成的多谐振荡器接通电源后，电容C1被充电，当电压上升到一定数值时里面集成的三极管导通，然后通过电阻和三极管放电，不断的充放电从而产生一定周期的脉冲，通过改变电路上器件的值可以微调脉冲周期。
5.1.5数字时钟的计数显示控制在设计中，我们使用的是74**160十进制计数器，来实现计数的功能，实验中主要用到了160的置数清零功能（特点：消耗一个时钟脉冲），清零功能（特点：不耗时钟脉冲），在上级160控制下级160时候通过组合电路（主要利用与非门）实现，在连接电路的时候要注意并且强调使能端的连接，其将影响到整一个电路的是否工作。
电路的控制原理如下：秒钟由个位向十位进位：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001实现个位的计数，采用的是置数的方式（利用RCO端口），当电路计数到1001的时候采用一个二输入与非门接上级输入的高位和低位输出作为下级的信号，实现了秒区的个位和十位的显示与控制。
设计中注意到接的是一个与非门而不是与门，目标在产生一个时钟脉冲。
实现正确的显示。
由秒区向分区的显示控制：基本原理同上，在秒区十位向时区个位显示的时：0000—0001—0010—0011—0100—0101产生了六个脉冲的时候向下级输出一个时钟脉冲，利用的还是与非门，目标仍是实现正确的计时显示。
分区的显示及整体电路反馈清零：当数值显示达到：23：59的时候要实现清零的工作，采用CLR清零的方式反馈清零。
具体设计接出控制端的9，5，3，2用十六进制表示后高电平对应引脚接与非，将非门输出信号的值反馈给各个160芯片的清零端（CLR）既可以实现清零了。
5.2 校时功能的实现当重新接通电源或走时出现误差时都需要对时间进行校正.通常,校正时间的方法是:首先截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正好后,再转入正常计时状态即可. 根据要求,数字钟应具有分校正功能,因此,应截断分个位的直接计数通路,并采用正常计时信号与校正信号可以随时切换的电路接入其中.在实验实现过程中使用的是通过开关（普通开关）来实现高低电平的切换，手动赋予需要的高低电平来实现脉冲的供给，将脉冲提供到所需要的输入（CLK）端口，实现校时，仿真过程中能够正常校时并且在校时的时候达到了预定的效果；而在我们进入实际电路连接的时候，利用开关（手控导线点触实现）来实现校时再不像仿真那样的精确了，原因分析是由于使用的是普通的开关同时利用的是手动的对CLK端口赋予脉冲信号，在实现手动生成脉冲信号的过程中产生了扰动，即相当于产生了多个的脉冲信号对需要的数码管进行校时，如此，并没有达到仿真的精确效果，但是在实验中通过改进电路的校时方式，不是用手触开关产生脉冲信号（如若需用手触则需要使用一个锁存器实现去抖动，才能够在脉冲生成时候不产生干扰的脉冲，实现正常的校时），而是使用信号发生器实现信号的提供，对需要校时的数码管在相对应的CLK端口提供脉冲信号实现校时，利用此方式实现校时则比手触开关方式效果要好。
5.3 报时的实现报时功能的实现原理较为简单，即对所需要报时的输出量进行控制，并对控制产生的信号作为LED显示的信号源，电路连接中要注意到的是在实现LED显示的时候最好连接上一个保护电阻对LED灯器到保护的作用。
例如我们的校时时间是 23：59，0010—0011—0101—1001；利用相应的门电路实现满足端口输出是上述条件的时候进行报时即可。
6、系统仿真与调试7、结论学贵以致用，通过几天的数字钟设计过程，将从书本上学到的知识应用于实践，学会了初步的电子电路仿真设计,虽然过程中遇到了一些困难，但是在解决这些问题的过程无疑也是对自己自身专业素质的一种提高。
当最终调试成功的时候也是对自己的一种肯定。
在当前金融危机大的社会背景下，能够增加自身砝码的不仅仅是一纸文凭证书，更为重要的是毕业生是否能够适应社会大潮流的需要，契合企业的要求即又较硬的动手操作及设计能力。
此次的设计作业不仅增强了自己在专业设计方面的信心，鼓舞了自己，更是一次兴趣的培养，为自己以后的学习方向的明确了重点。
另外在这次实验中我们遇到了不少的问题针对不同的问题我们采取不同的解决方法，最终一一解决设计中遇到的问题。
还有在实验设计中我们曾遇到多块芯片以及数码管损坏的情况造成了数字钟的显示没有达到预期的效果，或是根本不显示，通过错误排除最终确认是元件问题，并向老师咨询跟换元件最终的到解决。
在我们曾经遇到不懂的问题时，利用网上的资源，搜索查找得到需要的信息。
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多功能数字钟电路设计
功 能: 数码管显示的电子钟;------------------------------------------------------------------------------ORG0000HAJMPSTARTORG000BHAJMPTIMEORG0100HSTART:MOV30H, #00H ;半秒标志MOV31H, #00H ;状态标志,0FFH表示设置状态MOV32H, #00H ;闪烁显示控制,位为0对应的数码管 ;在调时状态下时闪烁MOV20H, #00H ;1\\\/20秒计数MOV21H, #00H ;秒计数MOV22H, #00H ;分计数MOV23H, #00H ;时计数MOVIP, #02H ;IP,IE初始化MOVIE, #82HMOVTMOD, #01H ;设定定时器工作方式MOVTL0, #0B0H ;定时器初值MOVTH0, #3CH SETBTR0 ;启动定时器0MOVSP, #40H ;重设堆栈指针MAIN:LCALLDISP ;调用显示子程序LCALLKEYPR ;调用按键处理子程序SJMPMAIN ;循环;定时器0中断处理程序TIME:PUSHACC ;保护现场PUSHPSWMOVTL0, #0B4H ;赋定时初值MOVTH0, #03CHINC20H ;1\\\/20秒计数器加1MOVA, 20HCJNEA, #10, IRET ;未到半秒,返回MOV20H, #00H MOVA, 30H ;修改半秒标志CPLAMOV30H, AJZIRETMOVA, 31H ;状态标志,为0FFH停止计时JNZIRETMOV20H, #00H ;一秒钟时间到MOVA, 21H ;秒加1INCAMOV21H, ACJNEA, #60, IRETMOV21H, #00H ;一分钟时间到MOVA, 22H ;分加1INCAMOV22H, ACJNEA, #60, IRETMOV22H, #00H ;一小时时间到MOVA, 23H ;小时加1INCAMOV23H, ACJNEA, #24, IRETMOV23H, #00H ;24小时到,小时清零IRET:POPPSW ;恢复现场 POPACCRETI ;中断返回;显示子程序 ;显示缓冲区2AH - 2FHDISP:MOVA, 21H ;处理秒 21H-->2FH,2EH MOVB, #10DIVABMOV2FH, BMOV 2EH, AMOVA, 22H ;处理分钟22H-->2CH,2DHMOVB, #10DIVABMOV2DH, BMOV2CH, AMOVA, 23H ;处理小时23H-->2AH,2BHMOVB, #10DIVABMOV2BH, BMOV2AH, AMOVDPTR, #DISPTAB ;段码表首地址MOVR0, #2AH ;缓冲区首地址MOVR6, #20H ;数码管位选择DISP1:MOVA, @R0 MOVCA, @A+DPTRMOVP2, #00HMOVB, AMOVA, 30H ;半秒标志JNZVIS1 ;半秒标志不为0,处理闪烁MOVA, BJMPVIS3 ;半秒标志为0,不处理闪烁VIS1:MOVA, BMOVB, AMOVA, R6ANLA, 32HJNZVIS2 ;当前位不闪烁MOVA, #00H ;当前位闪烁JMPVIS3VIS2:MOVA, BVIS3:MOVB, AMOVA, R6ANLA, #14H ;处理点的位置,点用来分隔时,分,秒JNZD1 ;显示点MOVA, BJMPD2 ;不显示点D1:MOVA, BORLA, #80H ;显示点D2:MOVP0, AMOVP2, R6CALLDELAY ;延时DISP2:INCR0MOVA, R6RRCAMOVR6, AJNZDISP1 ;R6不为0,继续显示MOVP2, #00HRET;按键判断程序KEYPR:SETBP3.5 ;检测S31JBP3.5, EXITKEYLCALLDISPJBP3.5, EXITKEYMOV21H, #00H ;进入设定状态MOV31H, #0FFHMOV32H, #33HKW1:LCALLDISPJNBP3.5, KW1 SETMIN:LCALLDISPSETBP3.5JBP3.5, SETMIN1LCALLDISPJBP3.5, SETMIN1KW2:LCALLDISP JNBP3.5, KW2JMPSETHR ;进入小时设定状态SETMIN1:SETBP3.6 ;设定分钟JBP3.6, SETMINLCALLDISPJBP3.6, SETMINKW3:LCALLDISPJNBP3.6, KW3MOVA, 22HINCACJNEA, #60, INCMINMOVA, #00HINCMIN:MOV22H, AJMPSETMINSETHR:MOV32H, #0FHLCALLDISPSETBP3.5JBP3.5, SETHR1LCALLDISPJBP3.5, SETHR1KW4:LCALLDISPJNBP3.5, KW4JMPEXITKEY ;退出设定状态SETHR1: SETBP3.6 ;设定小时JBP3.6, SETHRLCALLDISPJBP3.6, SETHRKW5:LCALLDISPJNBP3.6, KW5MOVA, 23HINCACJNEA, #24, INCHRMOVA, #00HINCHR:MOV23H, AJMPSETHREXITKEY:MOV31H, #00HMOV32H, #3FHRETDELAY:MOVR7, #0FFHDJNZR7, $RET;共阴数码管显示代码,最低位对应段a;0,1,2,3,4,5,6,7,8,9DISPTAB:DB 3FH, 06H, 5BH, 4FH, 66HDB 6DH, 7DH, 07H, 7FH, 6FH END
EDA 数字电子时钟的设计
电子技术课程设计数字电子时钟的设计摘要：设计一个周期为24小时，显示满刻度为23时59分59秒，具有校时功能和报时功能的电子钟。
本系统的设计电路由时钟译码显示电路模块、脉冲逻辑电路模块、时钟脉冲模块、整电报时模块、校时模块等部分组成。
计数器采用异步双十进制计数器74LS90，发生器使用石英振荡器，分频器4060CD及双D触发器74LS74D，整电报时电路用门电路及扬声器构成。
1、设计的任务与要求电子技术课程设计的主要任务是通过解决一，两个实际问题，巩固和加深在“模拟电子技术基础”和“数字电子技术基础”课程中所学的理论知识和实验技能，基本掌握常用电子电路的一般设计方法，提高电子电路的设计和实验能力，为以后从事生产和科研工作打下一定的基础。
电子技术课程设计的主要内容包括理论设计、仿真实验、安装与调试及写出设计总结报告。
衡量课程设计完成好坏的标准是：理论设计正确无误；产品工作稳定可靠，能达到所需要的性能指标。
本次课程设计的题目是“多功能数字电子钟电路设计”。
要求学生运用数字电路，模拟电路等课程所学知识完成一个实际电子器件设计。
2、设计目的1、让学生掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；2、进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；3、提高电路布局﹑布线及检
eda中数字钟设计与制作，要把一个4MHZ的频率分成1khz ，2khz，1hz，不编程设计，电路图是啥样的啊
给个邮箱发给你
