基于FPGA的数字钟的设计
HI上给你，注意查看
用cpld\\\/fpga设计数字钟
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count60 is port(jn,rd,clk:in std_logic; count1,count0:out std_logic_vector(3 downto 0); co:out std_logic); end count60; architecture count_arc of count60 is begin process(clk) variable cnt1,cnt0:std_logic_vector(3 downto 0); begin if clk'event and clk='1' then if jn='1' then if cnt1=0101 and cnt0=1000 then co<='1'; cnt0:=1001; elsif cnt0<1001 then cnt0:=cnt0+1; else cnt0:=0000; if cnt1<0101 then cnt1:=cnt1+1; else cnt1:=0000; co<='0'; end if; end if; end if; end if; if rd='1' then cnt0:=0000 ; cnt1:=0000; END IF; count1<=cnt1; count0<=cnt0; end process; end count_arc; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count100 is port(kn,rd,clk:in std_logic; count01,count00:out std_logic_vector(3 downto 0); co1:out std_logic); end count100; architecture count_arc of count100 is begin process(clk) variable cnt1,cnt0:std_logic_vector(3 downto 0); begin if clk'event and clk='1' then if kn='1' then if cnt1=1001 and cnt0=1000 then co1<='1'; cnt0:=1001; elsif cnt0<1001 then cnt0:=cnt0+1; else cnt0:=0000; if cnt1<1001 then cnt1:=cnt1+1; else cnt1:=0000; co1<='0'; end if; end if; end if; end if; if rd='1' then cnt0:=0000 ;cnt1:=0000; end if; count01<=cnt1; count00<=cnt0; end process; end count_arc;
求基于FPGA的多功能数字钟设计的文献综述
2000字
急用谢谢各位了
万分感谢
你就随便给于fpga的参考论文就吧。
给些你吧上网搜搜就有一大堆，但是建己设计我是搞altera的fpga、cpld应用设计的，做的时候遇到问题可以提出~
