仿真实验心得体会
篇一：multisim实验心得 现代电路实验心得 multisum是一款完整的设计工具系统，提供了一个非常大的呢原件数据库，并提供原理图输入接口﹑全部的数模spice仿真功能﹑Vhdl\\\/Verilog设计接口于仿真、Fpga\\\/cpld综合、eF设计能力和后处理功能，还可以进行从原理图到pcb布线工具包的无缝隙数据传输。
它提供的单一易用的图形输入接口可以满足用户的设计需求。
multisim提供全部先进的设计功能，满足用户从参数到产品的设计要求。
因为程序将原理图输入、仿真和可编程逻辑紧密集成，用户可以放心地进行设计工作，不必顾及不同供应商的应用程序之间传递数据时经常出现的问题。
本学期在现代电路课程实验中，在老师的指导下对multisim进行了初步的学习与认识，由对此款软件的一无所知，到渐渐熟悉，感到莫大欢喜。
本学期的学习也只是对multisim此款仿真软件的初步认识与学习。
在初步学习与认识的过程中，深深了解到multisun此款仿真软件是一款完整的设计工具，今后一定会在实训中将此款软件学习的更好，应用的更好。
本学期的上机实验中，主要应用了multisim此款软件的模电与数电的电路仿真，下面将从本学期的上机实验中总结本学期对multisim此款仿真软件的学习心得。
数电部分实验： 实验中通过阅读实验指导用书，及在老师的指导下，从打开multisum软件、建立文件、放置元器件、对元器件参数的修改编辑，按照实验原理图在multisim软件界面建立了第一个电路图，函数信号发生器实验原理图。
流水灯VHDL实验报告或者源程序
--------------------源程序---------------LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLOCK IS PORT ( CLK : IN STD_LOGIC; --移位时钟 DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8位移位显示码END CLOCK;ARCHITECTURE behav OF CLOCK IS SIGNAL SLIP : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN--------------------------------------- PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN SLIP<=SLIP+1; END IF; CASE SLIP IS WHEN 000=> DOUT<=00000001; WHEN 001=> DOUT<=00000010; WHEN 010=> DOUT<=00000100; WHEN 011=> DOUT<=00001000; WHEN 100=> DOUT<=00010000; WHEN 101=> DOUT<=00100000; WHEN 110=> DOUT<=01000000; WHEN 111=> DOUT<=10000000; WHEN OTHERS=>DOUT<=00000001; END CASE; END PROCESS;END behav;
8位硬件加法器VHDL设计
这个问题比较简单，把两位输入A,B分别定义成8位二进制数，输出S也定义成8位二进制数，低位进位cin和高位进位定义为1位逻辑位。
中间定义信号m,n.编写VHDL程序。
至于存盘，编译，引脚锁定，仿真，下载到芯片，这些简单的操作参照书本就可以了。
这里给出了主要的8位二进制的加法的VHDL程序。
仅供参考。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 is port ( A : in std_logic_vector(7 downto 0); B : in std_logic_vector(7 downto 0); cin: in std_logic; s : out std_logic_vector(7 downto 0); cout: out std_logic);end adder8; architecture func of adder8 issignal m:std_logic_vector(8 downto 0);signal n:std_logic;begin process(A,B) begin m <= A+B+cin after 2 ns; n<=m(8); end process; s<=m(7 downto 0); cout<=n;end func;
用VHDL语言IF语句来实现4选1数据选择器,亲们我很着急啊，有没有好心人啊，帮帮我 啊
entity mux4_1 isport ( a,b,c,d: in std_logic; --4位输入信号，数据类型自己改s1,s2: in std_logic; --选择信号y : out std_logic ); --输出信号，数据类型和输入应一致end entity;architecture bhv of mux4_1 issignal s :std_logic_vector(1 downto 0);begins<=s1&s2;process(s,a,b,c,d)beginif s=00 then y<=a;elsif s=01 then y<=b;elsif s=10 then y<=c;else y<=d;end if;end process;end bhv;
彩灯循环控制器设计
目录1设计目的及任务31.1设计目的31.2设计任务32.QuartusII软件简介33EDA技术44设计原理44.1设计分析44.2循环彩灯控制器整体设计54.3程序设计框图74.4彩灯控制器模块的程序设计及仿真74.4.1VHDL源程序84.4.2仿真波形94.5结果分析和总结95心得体会10参考文献11摘要现在各大中城市商店都已普及彩灯装饰，所彩灯控制技术的发展已成定局。
而部分小城市尚未普及，但随着城市建设日益加快，象征着城市面貌的彩灯装饰行业也将加速发展，彩灯控制器的普及也是毫无疑问的，所以未来彩灯控制器的市场还是十分有潜力的。
彩灯的发展也在日新月异，特别是随着我国科学技术的发展，彩灯艺术更是花样翻新，奇招频出，传统的制灯工艺和现代科学技术紧密结合，将电子、建筑、机械、遥控、声学、光导纤维等新技术、新工艺用于彩灯的设计制作，把形、色、光、声、动相结合，思想性、知识性、趣味性、艺术性相统一。
本实验利用VHDL语言对交通控制的逻辑功能进行描述，通过Quartus2和Cyclone芯片的强大功能使其功能得到实现。
经过验证，基本达到实验目的，能够满足彩灯控制的需求。
关键字：彩灯控制器VHDLQuartusⅡ循环彩灯控制器1设计目的及任务1.1设计目的（1）学习QuartusⅡ的结构、特点和性能；（2）学习的实用方法和编程过程；（3）熟悉EDA工具设计数字电路的设计方法，掌握VHDL硬件描述语言设计
数据选择器的实验报告
1、新建工程，取名为mux8_12、新建设计文件，选择File|New,在New对话框中选择Device Desgin Files下的Verilog File,单击OK，完成新建设计文件。
3、输入源文件，程序如下：module mux8_1(DOUT,A,D0,D1,D2,D3,D4,D5,D6,D7,CS);input [2:0] A;\\\/\\\/定义输入信号wire [2:0] A;\\\/\\\/定义内部结点信号数据类型input D0;input D1;input D2;input D3;input D4;input D5;input D6;input D7;input CS;wire CS;output DOUT;\\\/\\\/定义输出信号reg DOUT;always @(CS or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7) \\\/\\\/过程块结构，以下是逻辑功能描述部分 begin if (CS==1) DOUT<=0; else case(A) \\\/\\\/输入，输出对应的情况，即为行为描述语句 3'b000 : DOUT = D0; 3'b001 : DOUT = D1; 3'b010 : DOUT = D2; 3'b011 : DOUT = D3; 3'b100 : DOUT = D4; 3'b101 : DOUT = D5; 3'b110 : DOUT = D6; 3'b111 : DOUT = D7; default : DOUT = 1; endcase endendmodule\\\/\\\/结尾语句4、为设计源码生成图形设计文件，在Quartus11中点击File菜单，在Create\\\/Update中点击Create Symbol file for Current file,这时Quartus11会检查verilog源码是否有错误，没有错误的话就会为这个设计源码生成一个带外围接口的图形。
5、在Quartus11新建图形设计文件，点击File菜单下的New,选择Block Diagram\\\/Schematic File,点击OK。
在新建的图形设计文件中看到有很多小点，在随意的一个地方双击鼠标左键，会弹出，打开Project会出现一个Mux8_1,在右侧栏同时会显示它的顶层图形，这个图形就是在第4步，Quartus11为源码生成的图形文件，点击OK，用鼠标把图形符号拖动到刚才新建的带小点的文件中，从这个图形符号可以看出，VHDL源码中port部分全部显示出来，左边的是输入接口，右侧的是输出接口。
现在需要做的是把这些输入和输出接口与FPGA片外的管脚连接在一起，首先要把这些输入输出接口从FPGA片内引出来。
还是在空白处双击鼠标左键，弹出界面，在Name框里输入input,会出现input引脚的界面，点击OK把input引脚添加到图形设计中，采用同样方法添加其它9个input和output引脚。
连接mux8_1的外围接口和input引脚。
按住鼠标左键，从input引脚的末端拖动出一条线直到mux8_1对应的信号，每个引脚都是同样操作，完成后，其中A【2：0】用粗线说明它是2bit以上的信号，然后双击input引脚修改名称。
三人表决电路实验报告，三人表决器的逻辑电路图怎么画
这是一种三人表决器真值表：K1 K2 K3 K0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1逻辑表达式：K = K1 K2 K3 + K1!K2 K3 + K1 K2!K3 + K1 K2 K3用逻辑代数化简：K = !K1 K2 K3 + K1!K2 K3 + K1 K2= K2 (K1 + K3) + K1 (K2 + K3) + K1 K2 ; 吸收率 A + A'B = A + B= K1K2 + K1K3 + K2K3或用卡诺图化简：K3\\\\K1K2 00 01 11 100 0 0 1 01 0 1 1 1最简与或式：K = K1K2 + K1K3 + K2K3绘制逻辑电路图：根据上式即可绘制。
用VHDL语言设计一个具有清零,使能,置数的4位二进制加减法计数器的源程序,谢谢
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter4 isport(clk : in std_logic;load : in std_logic;clr : in std_logic;up_down: in std_logic;DIN : in std_logic_vector(3 downto 0);DOUT : out std_logic_vector(3 downto 0);c : out std_logic);end counter4;architecture rt1 of counter4 issignal clk_1Hz:std_logic;signal data_r:std_logic_vector(3 downto 0);component fredivport(clk :in std_logic;clkout:out std_logic);end component;beginU1:frediv port map(clk,clk_1Hz);DOUT <= data_r;process(clk_1Hz,load,clr,up_down,DIN)beginif clr = '1' thendata_r <= 0000;elsif load = '1' thendata_r <= DIN;else if clk_1Hz'event and clk_1Hz = '1' thenif up_down = '1' thenif data_r = 1111 thenc <= '0';data_r <= 0000;elsedata_r <= data_r + 1;c<= '1';end if;elseif data_r = 0000 thenc <= '0';data_r <= 1111;elsedata_r <= data_r - 1;c<= '1';end if;end if;end if;end if;end process;end rt1;
用vhdl设计4位同步二进制加法计数器
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT ( CLK,RST : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );END;ARCHITECTURE DACC OF CNT4B IS SIGNAL Q1 : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINPROCESS(CLK,RST) BEGIN IF RST = '0' THEN Q1<=0000; ELSIF CLK'EVENT AND CLK = '0' THEN Q1<=Q1+1; END IF; END PROCESS;DOUT<=Q1 ;END;
