VHDL语言设计中并行语句与串行语句包含哪些语句
1位二进制全加器：先做一个底层设计：library ieee;use ieee.std_logic_1164.all;entity or2a isport(a,b:in std_logic;c:out std_logic):end;architecture one of or2a isbeginc<=a or b;end;然后是顶层设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder IS PORT ( ain,bin,cin :IN STD_LOGIC; cout, sum :OUT STD_LOGIC);END ENTITY f_adder;ARCHITECTURE fa1 OF f_adder ISCOMPONENT h_adder PORT (a,b:IN STD_LOGIC; co,so :OUT STD_LOGIC);END COMPONENT ;COMPONENT or2a PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC);END COMPONENT ;SIGNAL d,e,f :STD_LOGIC ; BEGIN u1 : h_adder PORT MAP (a=>ain,b=>bin,co=>d,so=>e) ; u2 : h_adder PORT MAP (a=>e,b=>cin,co=>f,so=>sum) ; u3 : or2a PORT MAP (a=>d,b=>f,c=>cout) ;END ARCHITECTURE fa1;注意元件例化，要打包底层设计
用VHDL语言设计一个七人表决器。
library ieee;use ieee.std_logic_1164.all;entity qrbjq isport( a: in std_logic_vector(6 downto 0); --7个人num: buffer integer range 0 to 7; --表决通过人数co: out std_logic); --是否通过信号end;architecture art of qrbjq isbeginprocess(a)variable b: integer range 0 to 7; --定义变量bbeginb:=0;for n in 0 to 6 loopif a(n)='1' then b:=b+1; --统计通过人数end if;end loop;num<=b;if num>=4 then co<='1'; --4人以上同意，则通过else co<='0';end if;end process;end art;
VHDL与Verilog在FPGA开发中的比较
硬件描述语言HDL（Hardware Describe Language） HDL 随着EDA的发展，使用硬件语言设计PLD\\\/FPGA成为趋势。
目主要的硬件描述语言是VHDL和Verilog HDL。
VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。
VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。
国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。
从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。
从EDA技术的发展上看，已出现用于CPLD\\\/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD\\\/FPGA的又一种手段。
选择VHDL还是verilog HDL
这是一个初学者最常见的问题。
其实两种语言的差别并不大，他们的描述能力也是类似的。
掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。
选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。
当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。
对于PLD\\\/FPGA设计者而言，两种语言可以自由选择。
学习HDL的几点重要提示1.了解HDL的可综合性问题：HDL有两种用途：系统仿真和硬件实现。
如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。
但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。
不可综合的HDL语句在软件综合时将被忽略或者报错。
我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。
” 2. 用硬件电路设计思想来编写HDL:学好HDL的关键是充分理解HDL语句和硬件电路的关系。
编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。
要做到这一点，需要我们多实践，多思考，多总结。
3.语法掌握贵在精，不在多30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。
建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。
HDL与原理图输入法的关系 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。
HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD\\\/FPGA时显得很烦琐，移植性差。
在真正的PLD\\\/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。
在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。
HDL开发流程用VHDL\\\/VerilogHD语言开发PLD\\\/FPGA的完整流程为：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。
逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD\\\/FPGA内5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
（也叫后仿真）6.编程下载：确认仿真无误后，将文件下载到芯片中通常以上过程可以都在PLD\\\/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL\\\/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。
使用VHDL的CASE语句，设计七段译码器程序，
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CL IS PORT ( Q : IN STD_LOGIC_VECTOR(3 DOWNTO 0); ----输4位BCD码 DOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --7END CL; ARCHITECTURE behav OF CL ISBEGINPROCESS(Q) BEGIN CASE Q IS WHEN 0000=> DOUT<=0111111; WHEN 0001=> DOUT<=0000110; WHEN 0010=> DOUT<=1011011; WHEN 0011=> DOUT<=1001111; WHEN 0100=> DOUT<=1100110; WHEN 0101=> DOUT<=1101101; WHEN 0110=> DOUT<=1111101; WHEN 0111=> DOUT<=0000111; WHEN 1000=> DOUT<=1111111; WHEN 1001=> DOUT<=1101111; WHEN 1111=> DOUT<=0000000; WHEN 1101=> DOUT<=1000000; WHEN OTHERS=> DOUT<=0000001; END CASE; END PROCESS;END behav;
我的毕业设计题目是基于VHDL语言的DES加密算法的设计，文献综述怎么写啊，哪位大哥帮帮忙
简要叙述采用该种算法及其实现方法的原因，该种算法用VHDL实现的效果即可；要简明扼要
仿真实验心得体会
篇一：multisim实验心得 现代电路实验心得 multisum是一款完整的设计工具系统，提供了一个非常大的呢原件数据库，并提供原理图输入接口﹑全部的数模spice仿真功能﹑Vhdl\\\/Verilog设计接口于仿真、Fpga\\\/cpld综合、eF设计能力和后处理功能，还可以进行从原理图到pcb布线工具包的无缝隙数据传输。
它提供的单一易用的图形输入接口可以满足用户的设计需求。
multisim提供全部先进的设计功能，满足用户从参数到产品的设计要求。
因为程序将原理图输入、仿真和可编程逻辑紧密集成，用户可以放心地进行设计工作，不必顾及不同供应商的应用程序之间传递数据时经常出现的问题。
本学期在现代电路课程实验中，在老师的指导下对multisim进行了初步的学习与认识，由对此款软件的一无所知，到渐渐熟悉，感到莫大欢喜。
本学期的学习也只是对multisim此款仿真软件的初步认识与学习。
在初步学习与认识的过程中，深深了解到multisun此款仿真软件是一款完整的设计工具，今后一定会在实训中将此款软件学习的更好，应用的更好。
本学期的上机实验中，主要应用了multisim此款软件的模电与数电的电路仿真，下面将从本学期的上机实验中总结本学期对multisim此款仿真软件的学习心得。
数电部分实验： 实验中通过阅读实验指导用书，及在老师的指导下，从打开multisum软件、建立文件、放置元器件、对元器件参数的修改编辑，按照实验原理图在multisim软件界面建立了第一个电路图，函数信号发生器实验原理图。
8位硬件加法器VHDL设计
这个问题比较简单，把两位输入A,B分别定义成8位二进制数，输出S也定义成8位二进制数，低位进位cin和高位进位定义为1位逻辑位。
中间定义信号m,n.编写VHDL程序。
至于存盘，编译，引脚锁定，仿真，下载到芯片，这些简单的操作参照书本就可以了。
这里给出了主要的8位二进制的加法的VHDL程序。
仅供参考。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 is port ( A : in std_logic_vector(7 downto 0); B : in std_logic_vector(7 downto 0); cin: in std_logic; s : out std_logic_vector(7 downto 0); cout: out std_logic);end adder8; architecture func of adder8 issignal m:std_logic_vector(8 downto 0);signal n:std_logic;begin process(A,B) begin m <= A+B+cin after 2 ns; n<=m(8); end process; s<=m(7 downto 0); cout<=n;end func;
