数字逻辑 秒表设计
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你如果要分的话就在中断程序里改下，再简单改下显示程序的个数就好了
数字电子技术实习心得体会
心得体会 这一课程设我们将课堂上的理论知识有了进步的了解，并增强数字电子技术课程的兴趣。
了解了更多电子元件的工作原理，如：74LS138、74LS148、7448等。
同时也发现自对数电知识和电子设计软件掌握得不够。
其次在此次设计过程中由于我们频繁的使用一电子设计软件如：Proteus、protel等，因此使我进一步熟悉了软件的使用，同时在电脑的电子设计和绘图操作上进一步提高。
我认识到：数电设计每一步都要细心认真，因为任何一步出错的话，都会导致后面的环节发生错误。
比如在protel中画SCH电路时，就一定要细心确保全部无误，否则任何一个错误都会导致生成PCB板时发生错误，做成实物后就无可挽救了。
在PCB板的设计中，焊盘的大小,线路的大小，以及线间的距离等参数都要设置好，因为这关系到下一步的实物焊接。
在设计过程中遇到了一些问题，使得我查找各种相关资料，在增长知识的同时增强解决问题和动手的能力，锻炼我做事细心、用心、耐心的能力。
这一课程设计，使我向更高的精神和知识层次迈向一大步。
在以后的学习生活中，我会努力学习，培养自己独立思考的能力，积极参加多种设计活动，培养自己的综合能力，从而使得自己成为一个有综合能力的人才而更加适应社会。
设计一个数字秒表
数字秒表电路设计2007年12月18日 星期二 下午 09:16数字秒表电路设计一、工作原理 本电路由启动、清零复位电路、多谐振荡电路、分频计数电路、译码显示电路等组成。
如下图所示：启动清零复位电路主要由U6A、U6B、U7B、U7D组成，其本质是一个RS触发器和单稳态触发器。
J1控制数字秒表的启动和停止，J2控制数字秒表的清零复位。
开始时把J1合上，J2打开，运行本电路，数字秒表正在计数。
当打开J1，合上J2键，J2与地相接得到低电平加到U6B的输入端，U6B输出高电平又加到U6A的输入端，而U6A的另一端通过电阻R15与电源相接得到高电平，（此时U6B与U6A组成RS触发器），U6A输出低电加到U7A的输入端，U7A被封锁输出高电平加到U5的时钟端，因U5不具备时钟脉冲条件，U5不能输出脉冲信号，因此U3、U4时钟端无脉冲而停止计数。
当J1合上时，打开J2键，J1与地相接得到低电平加到U6A的输入端，U6A输出高电平加到U6B的输入端，U6B输出低电平加至U7B，使U7B输出高电平，因电容两端电压不能跃变，因此在R7上得到高电平加到U7D输入端，U7D输出低电平（进入暂态）同时加到U3、U4、U5的清零端，使得U3、U4的QD---QA输出0000，经U1、U2译码输出驱动U9、U10显示“00”。
因为U7B与U7D组成一个单稳态电路，经过较短的时间，U7D的输出由低电平变为高电平，允许U3、U4、U5计数。
同时U6A输出高电平加到U7A的输入端，将U7A打开，让555的3脚输出100KHZ的振荡信号经U7A加到U5的时钟脉冲端，使得U5具备时钟脉冲条件，U5的9、10、7脚接高电平，U5构成十分频器，对时钟脉冲计数。
当U5接收一个脉冲时，U5内部计数加1，如果U5接收到第十个脉冲时，U5的15脚（RCO端）输出由低电平跳变为高电平作为U4的时钟脉冲，从而实现了对振荡信号的十分频，产生周期为0.1S的脉冲加至U4的时钟端。
U4的9、10、7脚接高电平，当U4接收到来自U5的脉冲时，U4的QD---QA输出0001加到U2的DCBA端，经U2译码输出1001111经电阻R8~R14驱动数码管U10显示，此时数码管显示“1”，当U4计数到1001时，U4的15脚输出高电平接到U7C，经反相后得到低电平，加到U3的时钟脉冲端，U3A不具备时钟脉冲条件，当U4再接收一个脉冲时，U4的输出由1001翻转为0000，此时U4的15脚输出低电平通过U7C反相输出高电平，从而得到一上升沿脉冲加至U3的时钟端，使得U3的QD---QA输出0001加到U1的DCBA输入端，经U1译码输出100111，经电阻R1~R7驱动数码管U9，数码管显示“1”。
如此循环的计数，最后数码管U9、U10显示最大值99即9.9秒。
由集成块555、电阻R19、R18、电容C1、C2组成多谐振荡器，当接通电源，电源通过电阻R19与R18对电容C2进充电，当UC2上升到2\\\/3VCC时，集成块555的3脚输出低电平，内部三极管导通，C2通电阻R19进行放电，当UC2下降到1\\\/3VCC时，内部三极管截止，集成块555的3脚输出高电平，接着电源又通过电阻R19与R18对电容C2进充电，当UC2上升到2\\\/3VCC时，集成块555的3脚输出低电平，如此循环的充、放电，555的3脚输出100HZ的矩形方波信号加到U7A的输入端。
二、设计依据 本电路主要采用了二输入与非门74LS00，十进制BCD码计数器74LS160，BCD七段译码器\\\/驱动器7447，555时基集成电路，七段数码管。
利用74LS00可以组成RS触发器，单稳态触发器。
其74LS00的逻辑功能是有0出1，无0出0。
其逻辑表达式：Y＝\\\/（AB） ，真值表如下：A B Y 0 0 1 0 1 1 1 0 1 1 1 0 十进制BCD码计数器74LS160具备计数分频功能，其真值表如下：输入 输出 CLK CLR LOAD EP ET A B C D QA QB QC QD X 0 X X X X X X X 0 0 0 0 ↑ 1 0 X X A B C D A B C D X 1 1 0 X X X X X 保持 X 1 1 X 0 X X X X 保持 ↑ 1 1 1 1 X X X X 加法计数 ↑ 1 0 X X 0 0 0 0 0 0 0 0 逻辑功能：当CLR，LOAD，EP，ET均接高电平时，时钟CP端每来一个上升沿，计数器在原来的基数上加1，并从QA，QB，QC，QD，输出相应的十进制BCD码。
利用74LS160的这个功能特点可以设计出十分频器，计数器。
7447为BCD七段译码器\\\/驱动器，真值表如下：十进制 LT RB D C B A BI\\\/RBO a b c d e f g 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 1 1 X 0 0 0 1 1 1 0 0 1 1 1 1 2 1 X 0 0 1 0 1 0 0 1 0 0 1 0 3 1 X 0 0 1 1 1 0 0 0 0 1 1 0 4 1 X 0 1 0 0 1 1 0 0 1 1 0 0 5 1 X 0 1 0 1 1 0 1 0 0 1 0 0 6 1 X 0 1 1 0 1 1 1 0 0 0 0 0 7 1 X 0 1 1 1 1 0 0 1 1 1 1 1 8 1 X 1 0 0 0 1 0 0 0 0 0 0 0 9 1 X 1 0 0 1 1 0 0 0 1 1 0 0 7447为四线-七段译码器，可以用来驱动七段共阳极数码管，当LT，RBI，BI，端接高电平时，从DCBA端输入BCD码时，从abcdefg端输出相应的数码管显示码。
结合四线-七段译码器7447可以现实0到9个数字。
555时钟电路可以构成多谐振荡器，真值表如下： RST THR TRI OUT TD 0 X X 0 导通 1 >2\\\\3VCC >1\\\\3VCC 0 导通 1 <2\\\\3VCC >1\\\\3VCC 不变 不变 1 <2\\\\3VCC <1\\\\3VCC 1 截止 1 >2\\\\3VCC <1\\\\3VCC 1 截止 注明：6脚为THR，触发器输入端，低电平有效。
2脚为TRI，阀值输入端，高电平有效。
4脚为RST，总复位端，低电平有效。
7脚为DIS，放电端。
5脚为CON，控制端。
1脚接地，8脚接电源。
3脚为输出端。
TD为内部三极管。
三、电路图四、验证功能1、555振荡器输出波形与秒计数单元逻辑功能输出波形：五、总结报告（1）本电路采用555定时器及电阻、电容组成多谐振荡器为74LS160提供时钟信号。
（2）由74LS00两个与非门组成RS触发器，以及两个74LS00、C3、R17组成单稳态电路。
（3）利用74LS160作为十分频和加法计数，而U3、U4通过一个与非门进行级联。
（4）用两个7447作为译码驱动加到了数码管。
求数字逻辑电路实验 秒表电路图，到60归零
弄个计数器就行了
数字秒表电路图
我没有现成的。
可以使用 单片机实现，也可以使用 FPGA 、 CPLD 、分立数字逻辑电路来实现。
只有最后一种实现办法不需要编程，不过也是最复杂的一种办法。
基于verilog的数字秒表的设计实现
《HDL语言应用与设计》实验报告基于VerilogHDL数字秒表的设计班级：信科13-01班姓名：张谊坤学号：08133367教师：王冠军基于VerilogHDL数字秒表的设计一、秒表功能1.计时范围：00:00:00—59:59:992.显示工作方式：八位数码管显示3．具有暂停和清零的功能二、实验原理1．实验设计原理（1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。
在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。
（2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示‘-’。
8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。
（3）可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。
由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分
基于verilog的数字秒表的设计实现
数字秒表的设计实现团队成员：董婷詹磊胡鹏一、测试要求1.有源晶振频率：24MHZ2.测试计时范围：00’00”00~59’59”99，显示的最长时间为59分59秒3.数字秒表的计时精度是10ms4.显示工作方式：a、用八位数码管显示读数b、用两个按钮开关（一个按钮使秒表复位，另一个按钮控制秒表的启动\\\/暂停）二、设计要求1.设计出符合设计要求的解决方案2.利用软件对各单元电路及整体电路进行仿真3.在开发板上实现设计5.撰写设计报告三、秒表功能键1、power：秒表电源键2、Reset：秒表复位清零键3、run\\\/stop：秒表启动\\\/停止键四、实验原理1.实验设计原理（1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。
在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。
（2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示‘-’。
8个计数器的输出全都为BCD码输出，这样便
