求多路彩灯控制器的设计（完整的毕业设计有内容摘要 关键词 参考文献 字数在5000左右）
彩灯控制器设计与制作” 一．设计任务和目的 1、进一步熟悉逻辑电路、脉冲发生电路的的设计方法； 2、熟悉相关数字芯片的功能和使用方法； 3、设计四路彩灯控制器 二、设计要求 该控制器实现以下功能： 1． 四路彩灯从左向右逐次渐亮，间隔为1秒。
2． 四路彩灯从右向左逐次渐灭，间隔为1秒。
3． 四路彩灯同时点亮，时间为0.5秒，然后同时变暗，时间为0.5秒, 反复4次。
最好有具体设计方案电路图及设计分析
求EDA程序：设计一个彩灯控制器，16个彩灯，每次顺序点亮相邻四个彩灯，循环执行，循环方向可控
彩灯控制器设计前多户外商告、公益广告、节日彩灯等大用循环灯控制形式们通过巧妙构思与创作，可以做到广告、彩灯等作品色彩鲜艳，富有创意，变化形式丰富，起着宣传和美化环境的作用，营造文明亮丽氛围。
本人试图利用廉价的数字集成器件。
作者试图利用廉价的数字集成器件完成八路彩灯控制器设计。
该控制器由不规则时钟信号发生器、计数器、译码器和开关电路组成。
1、不规则时钟信号发生器时钟信号的产生方式很多，本电路设计使用555定时器，555定时器电路是一种双极型中规模集成电路，只要在外部配上几个适当的阻容。
元件和适当的电路连接，就可构成多谐振荡器。
该器件的电源电压为4.5V---18V，驱动电流也较大，并能提供与ttl, MOS电路相兼容的逻辑电平。
本电路中利用两片555定时器构成两个多谐振荡器，产生两个不同频率的时钟信号，把两个时钟信号经二极管或门电路合成成不规则的脉冲信号，作为后续的计数器电路的时钟信号，可以控制彩灯循环变化的速度，使彩灯发光时间各不相同，从而起到变速循环的效果。
电路中，f1=0.7(r1=2r2)c1f2=0.7(r3+2r4)c2，通过选择r1,r2,r3,r4,c1,c2的参数，使f1 ,f2处在lOHZ左右，而且F1与Fz不同，把Fi FZ两信号送往或门电路输入端。
可获得一个不规则的脉冲信号CP2、计数器和译码器电路计数器用来产生八进制计数，其输出端信号加到译码器输入端，经译码后可以在输出端产生所需的控制信号。
本电路计数器采用74IS193，译码器采用74IS138。
它们分别为可预置4位二进制同步可逆计数器和三—八译码器。
74ls193是十六进制计数器.选用它的目的是以备电路的扩展以后电路只要稍作改变即可实现16路彩灯控制器设计。
74ls138是一片38译码器，在控制输入端输入哪人的作用下.任一时刻八个输出瑞中仅有一个输出高电平其余七个为低电平这样就能够利用泽码器的输出作彩灯电路开关器件的控制信号从而实现循环控制的目的。
由计数器和译码器构成的产生循环控制信号的电路电路的工作原理是不规则时钟脉冲信号加到计数器74ls193的计数向上引脚，计数器控自然忘序递增计数，其输出端Qd,Qc,Qa,Qb按自然忘序递增到1000时，由于清除和Qd相连接当Qd为1时计数器清等然后又重复递增计数，不断循环进行。
而计数器的输出瑞Qc,Qb,Qa接到74ls138的输入端，在Qc，Qb，Qa的作用下价它们的每一种组合方式对应于输出端的一个引脚状态.在任意时刻只有一个端口为高电平其余喘口全为低电平.而且这种变化同样是按照自然递增的顺序循环进行。
在 首页搜索可查74ls138等元件的真值表。
根据这种结果，可以把每一路输出的高电平用以控制一路彩灯从而可以达到循环控制的目的。
3、开关电路户外彩灯都是采用交流电源供电因此数字集成器件输出的电平用作开关信号.根据ttl电平的高低控制开关器件的通断。
本八路彩灯控制器设计电路选用可控佳作为元器问利用洋码器输出的电平控制可控硅的通断实现控制彩灯循环亮暗变化。
电路原理图如下，电路中利用单向可控硅作开关器件比如y0信号控制的这一路彩灯电路中。
当y0输出高电平时候(y1-y7均为低电平)单向可控硅导通.单向可控硅导通与否可由发光二极管监视.这时由D1 D2 D3 D4,组成有二极管电路导通.如交流正半周，电流经D1、单向可控硅、D4构成回路多交流负半周.电流经d3、单向可控硅、d2构成回路，所以彩灯亮。
当YD输出低电平时，单向可控硅截止工源电流的正负半周均无法通过D1-D4组成的电路.交流电路截止.彩灯熄灭4、总结这个8路彩灯控制器设计利用廉价的数字集成器件和半导体开空器件，构成循环控制器经过调试其工作可行。
本电路还有许多可扩展的空间.比如添加一片三—人评码器及门电路.就可设计成十六路彩灯控制器。
也可改用半导体三极管和双向可控硅实现电路的通断。
另外对各路灯光位置和形态进行巧妙的设计和安装，还可达到更好的效果我可以帮助你，你先设置我最佳答案后，我百度Hii教你。
EDA课程设计：彩灯控制器
以前做的设计，粘贴时图出来考一下，记得给一.设计目的1、学习EDA开发软件和MAX+plus Ⅱ的使用，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。
2、进一步掌握数字电路课程所学的知识。
3、了解数字电路设计的一般思路，进一步解决和分析问题。
4、培养自己的编程和谨慎的学习态度二、.设计题目内容和要求（1）课题内容： 用EDA技术设计一个彩灯控制器，使彩灯（LED管）能连续发出三种以上不同的花型(自拟)；随着彩灯显示图案的变化，发出不同的音响声。
要求使用7段数码管显示当前显示的花型，如第一种花型显示A1，第二种花型显示b2，第三种花型显示C3（2）主要任务：完成该系统的硬件和软件的设计，并利用实验箱制作出实物演示，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计报告。
三、总体方案设计与选择1 总体方案的设计 方案一：电路分为三个部分：彩灯花型模块、声音模块，时钟模块。
用时钟控制声音和花型，整体使用相同的变量与信号，主体框图如下； 图三—1-1方案一的的流程图方案二：电路分为五个模块：分频器模块、16进制计数器、4进制计数器，4选1选择器、彩灯控制器。
其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个16进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。
整体框图如下： 图三—1-2方案二的流程图2、方案的选择 方案一是将融合在一起，原理思路简单，元件种类使用少，但是在编程时要使用同一变量和信号，这样就会给编程带来很大的困难，另外中间单元连线较多，不容易检查，门电路使用较多，电路的抗干扰能力会下降。
方案二将彩灯花型控制与声音控制分开，各单元电路只实现一种功能，电路设计模块化，且编程时将工作量分开，出现错误时较容易检查，连线较少且容易组装和调试。
结合两个方案的优缺点，我选择容易编程、组装和调试的方案二。
四、模块电路的设计 1、分频器模块设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。
模块说明：Rst:输入信号 复位信号 用来复位分频器的输出使输出为“0”，及没有音乐输出。
Clk:输入信号 模块的功能即为分频输入的频率信号。
Clk_4、clk8、clk_12、clk_16：输出信号 即为分频模块对输入信号clk的分频，分别为1\\\/4分频输出、1\\\/8分频输出、1\\\/12分频输出、1\\\/16分频输出。
不同的频率会发出不同的声音。
如图 图四-1分频器电路图 2、16进制计数器16进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。
Rst:输入信号 复位信号 用来复位16进制使其输出为“00000”，即彩灯不亮。
Clk1:输入信号 用来给模块提供工作频率。
Count_out[3..0]:输出信号 即为16进制计数器的输出，此输出信号作为彩灯的输入信号。
如图四-2 图四-2 16进制计数器电路图3、4进制计数器模块4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。
Clk2:输入信号 来为计数器提供工作频率。
Rst:输入信号 复位信号 使计数器的输出为“00”。
如图四-3 图四-3 4进制计数器电路图4、4选1选择器模块Rst:输入信号复位信号使选择器的输出为“0”。
In1、in2、in3、in4：输入信号接分频器的输出。
Inp[1..0]:输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。
Output2：输出信号直接接扬声器即输出的是不同的频率来控制扬声器播放声音如图四—4 图四—4 4选1选择器电路图5、彩灯控制模块 彩灯控制采用的模式6来进行显示。
图四—5—1模式6结构图彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。
Rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。
Input[4..0]:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。
Output3[7..0]:输出信号 直接与数码管相连来控制数码管。
如图四—5—2图四-5-2 彩灯控制电路图五、EDA设计与仿真1、源程序：----------------------------------------------分频器模块-----------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYfenpinqi IS PORT ( clk2,rst :IN std_logic; clk_12,clk_4,clk_16,clk_8 : OUT std_logic );ENDfenpinqi;ARCHITECTUREcd OF fenpinqi ISbeginp1:process(clk2,rst) variable a:integer range 0 to 20; begin if rst='1' then clk_4<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if a>=3 then a:=0; clk_4<='1'; else a:=a+1; clk_4<='0'; end if; end if; end if;endprocess p1;p2:process(clk2,rst) variable b:integer range 0 to 20; begin if rst='1' then clk_16<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if b>=15 then b:=0; clk_16<='1'; else b:=b+1; clk_16<='0'; end if; end if; end if;endprocess p2;p3:process(clk2,rst) variable c:integer range 0 to 20; begin if rst='1' then clk_8<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if c>=7 then c:=0; clk_8<='1'; else c:=c+1; clk_8<='0'; end if; end if; end if;endprocess p3;p4:process(clk2,rst) variable d:integer range 0 to 40; begin if rst='1' then clk_12<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if d>=11 then d:=0; clk_12<='1'; else d:=d+1; clk_12<='0'; end if; end if; end if;endprocess p4;endcd;----------------------------------------------4选1选择器---------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYxzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4 : In std_logic; output2 :OUT std_logic );ENDxzq4_1;ARCHITECTUREa OF xzq4_1 ISBEGIN PROCESS (rst,inp) BEGIN if(rst='1') then output2<='0'; else case inp is when 0=>output2<=in1; when 1=>output2<=in2; when 2=>output2<=in3; when 3=>output2<=in4; when others=>null; end case; end if; END PROCESS; ENDa;-------------------------------------------彩灯控制模块----------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcaideng IS PORT ( input :IN INTEGER RANGE0 TO 15; rst:in std_logic; output3 :OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) );ENDcaideng;ARCHITECTUREa OF caideng ISBEGIN PROCESS (input) BEGIN if rst='1' thenoutput3<=00000000;sm<=0000000; else case input is when 0=>output3<=00111000;sm<=0000110; when1=>output3<=00001111;sm<=0000110; when2=>output3<=00111110;sm<=0000110; when3=>output3<=01111111;sm<=0000110;when4=>output3<=01011011;sm<=1011011;when5=>output3<=01110110;sm<=1011011; when6=>output3<=00001111;sm<=1011011; when7=>output3<=01111111;sm<=1011011;when8=>output3<=01101101;sm<=1001111; when9=>output3<=00000111;sm<=1001111; when10=>output3<=01110111;sm<=1001111; when11=>output3<=01111011;sm<=1001111; when12=>output3<=00111000;sm<=1100110; when13=>output3<=00111111;sm<=1100110; when14=>output3<=00111110;sm<=1100110; when 15=>output3<=01111001;sm<=1100110; when others=>null; end case; end if; end process; end a;--------------------------------------------16进制计数器模块-----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_16 IS PORT ( clk,rst :IN std_logic; count_out :OUT INTEGER RANGE0 TO 15);ENDcounter_16;ARCHITECTUREa OF counter_16 IS BEGIN PROCESS (rst,clk) variable temp:integer range 0 to 16; BEGIN IF rst='1' THEN temp:=0; ELSIF (clk'event and clk='1') THEN temp:=temp+1; if(temp=15) then temp:=0; end if; END IF; count_out<=temp; END PROCESS; ENDa;-------------------------------4进制计数器模块----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_4 IS PORT ( clk,rst :IN std_logic; count_out :OUT integer range 0 to 3 );ENDcounter_4;ARCHITECTUREa OF counter_4 IS BEGIN PROCESS (rst,clk) variable temp:integer range 0 to 16; BEGIN IF rst='1' THEN temp:=0; ELSIF (clk'event and clk='1') THEN temp:=temp+1; if(temp=4) then temp:=0; end if; END IF; count_out<=temp; END PROCESS; ENDa;-------------------------------------------主程序----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYproject IS PORT (clk1,rst,clk2: IN std_logic; Out1: OUT std_logic_vector(7 downto 0); Out2 :out std_logic_vector(6 downto0); Out3: OUT std_logic);ENDproject;ARCHITECTUREstruct OF project ISCOMPONENT counter_16 IS PORT(clk,rst : IN std_logic; count_out : OUT integer range 0 to 15 );ENDCOMPONENT;COMPONENT fenpinqi IS PORT(clk2,rst : IN std_logic; clk_12,clk_4,clk_16,clk_8 : OUT std_logic); END COMPONENT ;COMPONENT counter_4 IS PORT(clk,rst :IN std_logic; count_out :OUT integer range 0 to 3 );ENDCOMPONENT;COMPONENT xzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4 : In std_logic; output2 :OUT std_logic );ENDCOMPONENT;COMPONENT caideng IS PORT ( input: IN INTEGER RANGE 0 TO 15; rst:in std_logic; output3 :OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) );ENDCOMPONENT;SIGNALu: integer range 0 to 15; SIGNALw: integer range 0 to 3; SIGNALv1,v2,v3,v4: std_logic; BEGINU1:counter_16PORT MAP(clk1,rst,u);U2:fenpinqiPORT MAP(clk2,rst, v1,v2,v3,v4);U3:counter_4PORT MAP(v3,rst,w);U4:xzq4_1 PORT MAP(rst,w, v1,v2,v3,v4,out3);U5:caidengPORT MAP(u,rst,out1,out2);ENDstruct;2、彩灯控制器仿真结果及数据分析分析：如上图，clk1控制的是彩灯模块，clk2控制的是声音模块，当rst为高电平是输出全为0，ck1每出现四个高电平，花型发生一次变化，out2分别显示1、2、3、4，out1显示不同的花型，out3发出声音，如图脉冲数不同表示发出的声音不同，但是声音与花型相比有一定的延迟。
六、硬件实现1、引脚锁定图2、硬件仿真图显示第一组花型之一显示第二组花型之一显示第三组花型之一显示的第四组花型之一七、总体电路整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制16进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，为了使效果明显尽量达到要求分频处理的时钟的频率比实现彩灯控制的时钟频率要高。
将各个模块连在一起采用在课程中学到的元件例化，将各个模块的引脚连在一起，使之成为一个整体。
元件例化是VHDL设计实体构自上而下层次化设计的重要途径。
整体电路如图五—1图七—1 整体电路图八、心得体会1、在设计时遇到一些主要问题如下：怎么将各个模块连在一起、开始硬件仿真时总是出现错误，设计方案的选择。
最后我选择了元件例化将各个模块连在一起，仿真时是因为短路帽接错了，当时没有注意，在方案的选择时我们选了实现比较简单的分模块方案2、这次的EDA课程设计我学到得东西很多明白了理论与实践之间的差距，而且对DEA课程有了更深入的理解，尤其是知道了怎么去应用所学的知识，怎么去利用网络实现自己的要求，具体体会如下：（1）要想完成编程就要对DEA知识很熟悉，这样才能加快编程的速度，另外在编程时一定要小心，稍微有一点粗心都会有很多的错误出现，在出现错误后要学会寻找错误原因如名称前后不一、数据类型不同、符号写错等等（2）拿道题目后要注意分析，要学会总体把握，然后再一一一细化、学会将复杂的问题简单化，分析时一定要有一个明确的目标。
（3）要学会理论联系实际，在程序导入到实验箱后，居然不显示结果，认真的检查看看操作是否有错误、试验箱中该短路的是否已用短路帽短路、又重新检查了一下程序，结果发现是短路帽接错了，所以看似很简单的操作自己操作起来可能会有很大的漏洞，所以亲自动手是很重要的。
（4）当自己的只是有限时，要注意运用网络等一切资源，要学会知识的灵活运用在查阅的过程中学到了很多在书本所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了解总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。
还有最重要的一点就是要有一丝不苟的精神和端正认真的态度，遇到困难后要学会积极的面对。
3、在此设计中声音会有一定的延迟，可以考虑用花型输出信号作为4选1的控制信号九、参考书目：赵伟军，《Protel99se教程》，北京，人民邮电出版社，1996年金西，《VHDL与复杂数字系统设计》，西安，西安电子科技大学出版社，2003汉泽西，《EDA技术及其应用》，北京，北京航空航天大学出版社，2004[4] 黄任，《VHDL入门.解惑.经典实例.经验总结》，北京，北京航空航天大学出版社，2005[5] 李洋,《EDA技术 使用教程》，北京，机械工业出版社，2009[6] 网络资源：EDA课程设计、EDA课程设计—彩灯控制器等
