VHDL编程问题,求高手
建议自己排版，教你个方法：选中几行，按tab键就可以了，begin end之间为一个段落
vhdl编程问题
将SIGNAL Q1,Q2,Q3,Q4:STD_LOGIC_VECTOR(1 DOWNTO 0);改成SIGNAL Q1,Q2,Q3,Q4:STD_LOGIC_VECTOR(3 DOWNTO 0);吧，否则放不下4位逻辑向量。
请问有哪些比较好的VHDL编程环境?
国内的话主要还是用Altera公司的QuartusII比较多支持的器件也很多最新的已经出到8.0了MaxpluxII 太老了 只适合教学Modelsim只是一个仿真环境我觉得称不上优秀的VHDL开发工具\\\/编程环境
VHDL编程，帮忙设计一个程序
\\\/*模块变量定义*\\\/module module_one(CLK,In1,In2,Out1,Out2);\\\/*时钟和输入信号的定义*\\\/input CLK; input In1,In2; \\\/\\\/输入\\\/*输出信号的定义*\\\/output Out1,Out2; \\\/*变量寄存器的定义*\\\/reg Out1_reg,Out2_reg;\\\/*在这里选择时钟上升沿有效*\\\/always @ ( posedge CLK) \\\/\\\/时钟的上升沿beginif(In1==1'b0 || In2==1'b0) \\\/\\\/如果输入有一个为零 begin if（In1==1'b0） begin Out1_reg=1'b1; end if （In2==1'b0） begin Out2_reg=1'b1; end end else begin Out1_reg=1'b0; Out2_reg=1'b0; end endassign Out1=Out1_reg;assign Out2=Out2_reg;endmodule
