仿真实验心得体会
篇一：multisim实验心得 现代电路实验心得 multisum是一款完整的设计工具系统，提供了一个非常大的呢原件数据库，并提供原理图输入接口﹑全部的数模spice仿真功能﹑Vhdl\\\/Verilog设计接口于仿真、Fpga\\\/cpld综合、eF设计能力和后处理功能，还可以进行从原理图到pcb布线工具包的无缝隙数据传输。
它提供的单一易用的图形输入接口可以满足用户的设计需求。
multisim提供全部先进的设计功能，满足用户从参数到产品的设计要求。
因为程序将原理图输入、仿真和可编程逻辑紧密集成，用户可以放心地进行设计工作，不必顾及不同供应商的应用程序之间传递数据时经常出现的问题。
本学期在现代电路课程实验中，在老师的指导下对multisim进行了初步的学习与认识，由对此款软件的一无所知，到渐渐熟悉，感到莫大欢喜。
本学期的学习也只是对multisim此款仿真软件的初步认识与学习。
在初步学习与认识的过程中，深深了解到multisun此款仿真软件是一款完整的设计工具，今后一定会在实训中将此款软件学习的更好，应用的更好。
本学期的上机实验中，主要应用了multisim此款软件的模电与数电的电路仿真，下面将从本学期的上机实验中总结本学期对multisim此款仿真软件的学习心得。
数电部分实验： 实验中通过阅读实验指导用书，及在老师的指导下，从打开multisum软件、建立文件、放置元器件、对元器件参数的修改编辑，按照实验原理图在multisim软件界面建立了第一个电路图，函数信号发生器实验原理图。
如何写好Verilog代码
1、有Verilog好的语法基础和代码习惯，如注释、格式对称、能全拼不简写等等；2、有好的数字电路基础，对于所写代码预计综合出来的电路有了解，从电路到描述或者从描述到电路多加斟酌；3、对将要实施的器件平台有所了解，速度等级、资源总量和优缺点等等，在写代码时有针对的添加约束条件，让时序更好，资源合理利用等等。
一个好的FPGA开发工程师，都是要从电路硬件出发，通过不断练习、斟酌、反思，写出最熟悉的代码风格，注重仿真和实测，总结经验。
如何用verilog写8个流水灯
1.观念认识：从事FPGA开发，不是写代码，是电路设计，数字电路设计，只不过不像你在protel里画原理图，做layout，它需要你用语言把你的电路描述出来，然后根据根据你的描述生成相应的电路，这里描述的方式就体现你的技术水平了，请明白，verilog或者VHDL都是hardware description laugahge。
2.理论储备：请把你的数字电路书拿出来，理解寄存器，状态机，时序方程。
3.请熟读xilinx或者altera的一款FPGA的手册，了解他的接口，固件组成（PLL,BlockRAM,DCM,SERDES等），资源分布，建议用xilinx的FPGA Eidter软件打开一个芯片的版图，你就会发现FPGA本质就是一系列资源的堆叠，你要做的事情就是怎么利用这么硬件资源做出你要的东西。
4.请理解组合逻辑和时序逻辑，针对2种逻辑信号延迟的组成，计算，也就是时序分许问题。
5.动手能力，写代码，多写代码，多调试，你遇到的问题多了，解决的多了，所有的问题都不是问题了。
要善于总结。
6.对流行的接口，技术的原理要理解，比如SPI,I2C,USB,DDR1\\\/2\\\/3，PCIE,流行的高速接口LVDS,LVPECL,SSTL等。
7.FPGA工程师很多时候扮演这系统工程师的角色，请多从系统的角度思考问题。
8.良好的文档习惯，这个非常重要
VHDL与Verilog在FPGA开发中的比较
硬件描述语言HDL（Hardware Describe Language） HDL 随着EDA的发展，使用硬件语言设计PLD\\\/FPGA成为趋势。
目主要的硬件描述语言是VHDL和Verilog HDL。
VHDL发展的较早，语法严格，而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。
VHDL和Verilog HDL两者相比，VHDL的书写规则比Verilog烦琐一些，但verilog自由的语法也容易让少数初学者出错。
国外电子专业很多会在本科阶段教授VHDL,在研究生阶段教授verilog。
从国内来看，VHDL的参考书很多，便于查找资料，而Verilog HDL的参考书相对较少，这给学习Verilog HDL带来一些困难。
从EDA技术的发展上看，已出现用于CPLD\\\/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD\\\/FPGA的又一种手段。
选择VHDL还是verilog HDL
这是一个初学者最常见的问题。
其实两种语言的差别并不大，他们的描述能力也是类似的。
掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。
选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。
当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90％以上的公司都是采用verilog进行IC设计。
对于PLD\\\/FPGA设计者而言，两种语言可以自由选择。
学习HDL的几点重要提示1.了解HDL的可综合性问题：HDL有两种用途：系统仿真和硬件实现。
如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。
但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合”（程序的功能可以用硬件电路实现）。
不可综合的HDL语句在软件综合时将被忽略或者报错。
我们应当牢记一点：“所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。
” 2. 用硬件电路设计思想来编写HDL:学好HDL的关键是充分理解HDL语句和硬件电路的关系。
编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。
要做到这一点，需要我们多实践，多思考，多总结。
3.语法掌握贵在精，不在多30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。
建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。
HDL与原理图输入法的关系 HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。
HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD\\\/FPGA时显得很烦琐，移植性差。
在真正的PLD\\\/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。
在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。
HDL开发流程用VHDL\\\/VerilogHD语言开发PLD\\\/FPGA的完整流程为：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。
逻辑综合软件会生成.edf（edif）的EDA工业标准文件。
4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD\\\/FPGA内5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
（也叫后仿真）6.编程下载：确认仿真无误后，将文件下载到芯片中通常以上过程可以都在PLD\\\/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL\\\/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。
如何用verilog描述出水平高的电路，交通灯去年就能轻松的写出来，但总觉自己的水平一直没有进展，求高人指
我说的完全是个人见解，我觉得你学到这种程度是因为没有学会或者说总结出一种风格，没有系统的学会低级建模的方法，就是没有一个经常用的类似于模板一样的东西。
功能模块，组合模块这些才是你最应该学会设计的，而不是上来就噼里啪啦的写程序。
建模会了，就像VC里面的MFC，剩下的只不过就是填充语句，连接接口了
Verilog中forever、repeat、while、
Verilog中forever、repeat、while、 for4种循环语句的使用技巧总结 在VerilogHDL中存在着四种类型的循环语句，用来控制执行语句的执行次数。
四种类型的循环语句：1) forever连续的执行语句。
2) repeat连续执行一条语句n次。
3) while执行一条语句直到某个条件不满足。
如果一开始条件即不满足(为假)，则语句一次也不能被执行。
4) for通过以下三个步骤来决定语句的循环执行。
a) 先给控制循环次数的变量赋初值。
b) 判定控制循环的表达式的值，如为假则跳出循环语句，如为真则执行指定的语句后，转到第三步。
c) 四种类型的循环语句使用经验总结：1:当为时序逻辑建模，使用“非阻塞赋值”。
2:当为锁存器（latch）建模，使用“非阻塞赋值”。
3:当用always块为组合逻辑建模，使用“阻塞赋值”4:当在同一个always块里面既为组合逻辑又为时序逻辑建模，使用“非阻塞赋值”。
5:不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值”。
6:不要在两个或两个以上always块里面对同一个变量进行赋值。
7:使用$strobe以显示已被“非阻塞赋值”的值。
8:不要使用＃0延迟的赋值。
9:在VERILOG语法中，if...elseif...else语句是有优先级的，一般说来第一个IF的优先级最高，最后一个ELSE的优先级最低。
如果描述一个编码器，在XILINX的XST综合参数就有一个关于优先级编码器硬件原语句的选项PriorityEncoderExtr
