怎样写数字时钟设计的心得
题 目： 数字钟的设计心得学 年： 学 期： 专 业： 班 级： 学 号： 姓 名： 指导教师及职称： 时 间： 一、设计目的1. 熟悉集成电路的引脚安排。
2. 掌握各芯片的逻辑功能及使用方法。
3. 了解面包板结构及其接线方法。
4. 了解数字钟的组成及工作原理。
5. 熟悉数字钟的设计与制作。
二、设计要求1．设计指标时间以24小时为一个周期；显示时、分、秒；有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时；为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
2．设计要求画出电路原理图（或仿真电路图）；元器件及参数选择；电路仿真与调试；PCB文件生成与打印输出。
3．制作要求 自行装配和调试，并能发现问题和解决问题。
4．编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、设计原理及其框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
图 3-1所示为数字钟的一般构成框图。
图3-1 数字钟的组成框图⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。
不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。
分频器实际上也就是计数器。
⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。
⑷译码驱动电路 译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
⑸数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。
2．数字钟的工作原理１）晶体振荡器电路晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。
图3-2所示电路通过ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路，这个电路中，ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。
输出反馈电 阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。
电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。
由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
晶体XTAL的频率选为32768HZ。
该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。
从有关手册中，可查得C1、C2均为30pF。
当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。
由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10MΩ。
较高的反馈电阻有利于提高振荡频率的稳定性。
非门电路可选74HC00。
图3-2 COMS晶体振荡器２）分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。
例如，将３２７６８Ｈz的振荡信号分频为１ＨZ的分频倍数为３２７６８（２１５），即实现该分频功能的计数器相当于１５极２进制计数器。
常用的２进制计数器有７４ＨＣ３９３等。
本实验中采用CD4060来构成分频电路。
CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。
ＣＤ４０６０计数为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ，其内部框图如图3-3所示，从图中可以看出，ＣＤ４０６０的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。
图3-3 CD4046内部框图３）时间计数单元时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为１２进制计数器计数器，其输出为两位８４２１ＢＣＤ码形式；分计数和秒计数单元为６０进制计数器，其输出也为８４２１ＢＣＤ码。
一般采用10进制计数器74HC390来实现时间计数单元的计数功能。
为减少器件使用数量，可选７４ＨＣ３９０，其内部逻辑框图如图 ２.３所示。
该器件为双２—５－１０异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。
图3-4 74HC390(1\\\/2)内部逻辑框图秒个位计数单元为１０进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。
ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。
秒十位计数单元为６进制计数器，需要进制转换。
将１０进制计数器转换为６进制计数器的电路连接方法如图3-5所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。
图3-5 10进制——6进制计数器转换电路分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。
时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为１２进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行１２进制转换。
利用１片７４ＨＣ３９０实现１２进制计数功能的电路如图3-6所示。
另外，图3-6所示电路中，尚余－２进制计数单元，正好可作为分频器２ＨZ输出信号转化为１ＨZ信号之用。
图3-6 12进制计数器电路4）译码驱动及显示单元计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。
5）校时电源电路当重新接通电源或走时出现误差时都需要对时间进行校正。
通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。
图3-7所示即为带有基本RS触发器的校时电路，图3-7 带有消抖动电路的校正电路6）整点报时电路一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。
其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。
报时电路选74HC30，选蜂鸣器为电声器件。
四、元器件1．实验中所需的器材5V电源。
面包板1块。
示波器。
万用表。
镊子1把。
剪刀1把。
网络线2米\\\/人。
共阴八段数码管6个。
CD4511集成块6块。
CD4060集成块1块。
74HC390集成块3块。
74HC51集成块1块。
74HC00集成块5块。
74HC30集成块1块。
10MΩ电阻5个。
500Ω电阻14个。
30p电容2个。
32.768k时钟晶体1个。
蜂鸣器。
2．芯片内部结构图及引脚图图4-1 7400 四2输入与非门 图4-2 CD4511BCD七段译码\\\/驱动器图4-3 CD4060BD 图4-4 74HC390D 图4-5 74HC51D 图4-6 74HC303．面包板内部结构图面包板右边一列上五组竖的相通，下五组竖的相通，面包板的左边上下分四组，每组中X、Y列（0-15相通，16-40相通，41-55相通，ABCDE相通，FGHIJ相通，E和F之间不相通。
五、个功能块电路图1． 一个CD4511和一个LED数码管连接成一个CD4511驱动电路，数码管可从0---9显示，以次来检查数码管的好坏，见附图5-1。
图5-1 4511驱动电路2． 利用一个LED数码管，一块CD4511，一块74HC390，一块74HC00连接成一个十进制计数器，电路在晶振的作用下数码管从0—9显示，见附图5-2。
图5-2 74390十进制计数器3． 利用一个LED数码管，一块CD4511，一块74HC390，一块74HC00和一个晶振连接成一个六进制计数器，数码管从0—6显示，见附图5-3。
图5-3 74390六进制计数器4． 利用一个六进制电路和一个十进制连接成一个六十进制电路，电路可从0—59显示，见附图5-4。
图5-4 六十进制电路5． 利用两个六十进制的电路合成一个双六十进制电路，两个六十进制之间有进位，见附图5-5。
图5-5 双六十进制电路6． 利用CD4060、电阻及晶振连接成一个分频——晶振电路，见附图5-6。
图5-6 分频—晶振电路7． 利用74HC51D和74HC00及电阻连接成一个校时电路，见附图5-7。
图5-7 校时电路8． 利用74HC30和蜂鸣器连接成整点报时电路。
见附图5-8。
图5-8 整点报时电路9． 利用两个六十进制和一个十二进制连接成一个时、分、秒都会进位的电路总图，见附图5-9。
图5-9 时、分、秒的进位连接图六、总接线元件布局简图，见附图6-1七、芯片连接图见附图7-1八、总结1. 设计过程中遇到的问题及其解决方法。
1） 在检测面包板状况的过程中，出现本该相通的地方却未通的状况，后经检验发现是由于万用表笔尖未与面包板内部垂直接触所至。
2） 在检测CD4511驱动电路的过程中发现数码管不能正常显示的状况，经检验发现主要是由于接触不良的问题，其中包括线的接触不良和芯片的接触不良，在实验过程中，数码管有几段二极管时隐时现，有时会消失。
用5V电源对数码管进行检测，一端接地，另一端接触每一段二极管，发现二极管能正常显示的，再用万用表欧姆档检测每一根线是否接触良好，在检测过程中发现有几根线有时能接通，有时不能接通，把接触不好的线重新接过后发现能正常显示了。
其次是由于芯片接触不良的问题，用万用表欧姆档检测有几个引脚本该相通的地方却未通，而检测的导线状况良好，其解决方法为把CD4511的芯片拔出，根据面包板孔的的状况重新调整其引脚，使其正对于孔，再用力均匀地将芯片插入面包板中，此后发现能正常显示，本次实验中还发现一块坏的LED数码管和两块坏的CD4511，经更换后均能正常显示。
3） 在连接晶振的过程中，晶振无法起振。
在排除线与芯片的接触不良问题后重新对照电路图，发现是由于12脚未接地所至。
4） 在连接六进制的过程中，发现电路只能4、5的跳动，后经发现是由于接到与非门的引脚接错一根所至，经纠正后能正常显示。
5） 在连接校正电路的过程中，出现时和分都能正常校正时，但秒却受到影响，特别时一较分钟的时候秒乱跳，而不校时的时候，秒从40跳到59，然后又跳回40，分和秒之间无进位，电路在时、分、秒进位过程中能正常显示，故可排除芯片和连线的接触不良的问题。
经检查，校正电路的连线没有错误，后用万用表的直流电压档带电检测秒十位的QA、QB、QC和QD脚，发现QA脚时有电压时而无电压，再检测秒到分和分到时的进位端，发现是由于秒到分的进位未拔掉所至。
6） 在制作报时电路的过程中，发现蜂鸣器在57分59秒的时候就开始报时，后经检测电路发现是由于把74HC30芯片当16引脚的芯片来接，以至接线都错位，重新接线后能正常报时。
7） 连接分频电路时，把时个位的QD和时十位的1脚断开，然后时十位的1脚接到晶振的3脚，时十位的3脚接到秒个位的1脚，所连接的电路图无法正常工作，时十位从0-9的跳，时个位只能显示一个0，在这个电路中3脚的分频用到两次，故无法正常显示，因此要把12进制接到74HC390的一个逻辑电路空出来用于分频即可，因此把时十位的CD4511的12、6脚接地，7脚改为接74HC390的5脚，74HC390的3、4脚断开，然后4脚接9脚即可，其中空出的74HC390的3脚就可用于2Hz的分频，分频后变为1Hz，整个电路也到此为正常的数字钟计数。
2．设计体会在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。
在连接六进制、十进制、六十进制的进位及十二进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。
在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚，因此在实际的电路连接中往往容易遗漏。
又例如74HC390芯片，其本身就是一个十进制计数器，在仿真电路中必须连接反馈线才能正常显示，而在实际电路中无需再连接，因此仿真图和电路连接图还是有一定区别的。
在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。
3．对该设计的建议此次的数字钟设计重在于仿真和接线，虽然能把电路图接出来，并能正常显示，但对于电路本身的原理并不是十分熟悉。
总的来说，通过这次的设计实验更进一步地增强了实验的动手能力。
数字电子石英钟设计
数字电子钟的设计（由数字IC构成）一、设计目的1. 熟悉集成电路的引脚安排。
2. 掌握各芯片的逻辑功能及使用方法。
3. 了解面包板结构及其接线方法。
4. 了解数字钟的组成及工作原理。
5. 熟悉数字钟的设计与制作。
二、设计要求1．设计指标时间以24小时为一个周期；显示时、分、秒；有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时；为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
2．设计要求画出电路原理图（或仿真电路图）；元器件及参数选择；电路仿真与调试；PCB文件生成与打印输出。
3．制作要求 自行装配和调试，并能发现问题和解决问题。
4．编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、设计原理及其框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。
由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
图 3-1所示为数字钟的一般构成框图。
图3-1 数字钟的组成框图 ⑴晶体振荡器电路 晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。
不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
⑵分频器电路 分频器电路将32768Ｈz的高频方波信号经32768（ ）次分频后得到1Hz的方波信号供秒计数器进行计数。
分频器实际上也就是计数器。
⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。
⑷译码驱动电路 译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
⑸数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。
2．数字钟的工作原理１）晶体振荡器电路晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。
图3-2所示电路通过ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路，这个电路中，ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。
输出反馈电 阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。
电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。
由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
晶体XTAL的频率选为32768HZ。
该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。
从有关手册中，可查得C1、C2均为30pF。
当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。
由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10MΩ。
较高的反馈电阻有利于提高振荡频率的稳定性。
非门电路可选74HC00。
图3-2 COMS晶体振荡器２）分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。
例如，将３２７６８Ｈz的振荡信号分频为１ＨZ的分频倍数为３２７６８（２１５），即实现该分频功能的计数器相当于１５极２进制计数器。
常用的２进制计数器有７４ＨＣ３９３等。
本实验中采用CD4060来构成分频电路。
CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。
ＣＤ４０６０计数为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ，其内部框图如图3-3所示，从图中可以看出，ＣＤ４０６０的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。
图3-3 CD4046内部框图３）时间计数单元时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为１２进制计数器计数器，其输出为两位８４２１ＢＣＤ码形式；分计数和秒计数单元为６０进制计数器，其输出也为８４２１ＢＣＤ码。
一般采用10进制计数器74HC390来实现时间计数单元的计数功能。
为减少器件使用数量，可选７４ＨＣ３９０，其内部逻辑框图如图 ２.３所示。
该器件为双２—５－１０异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。
图3-4 74HC390(1\\\/2)内部逻辑框图秒个位计数单元为１０进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。
ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。
秒十位计数单元为６进制计数器，需要进制转换。
将１０进制计数器转换为６进制计数器的电路连接方法如图3-5所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。
图3-5 10进制——6进制计数器转换电路分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。
时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为１２进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行１２进制转换。
利用１片７４ＨＣ３９０实现１２进制计数功能的电路如图3-6所示。
另外，图3-6所示电路中，尚余－２进制计数单元，正好可作为分频器２ＨZ输出信号转化为１ＨZ信号之用。
图3-6 12进制计数器电路4）译码驱动及显示单元计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。
5）校时电源电路当重新接通电源或走时出现误差时都需要对时间进行校正。
通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。
图3-7所示即为带有基本RS触发器的校时电路，图3-7 带有消抖动电路的校正电路6）整点报时电路一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。
其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。
报时电路选74HC30，选蜂鸣器为电声器件。
四、元器件1．实验中所需的器材：5V电源。
面包板1块。
示波器。
万用表。
镊子1把。
剪刀1把。
网络线2米\\\/人。
共阴八段数码管6个。
CD4511集成块6块。
CD4060集成块1块。
74HC390集成块3块。
74HC51集成块1块。
74HC00集成块5块。
74HC30集成块1块。
10MΩ电阻5个。
500Ω电阻14个。
30p电容2个。
32.768k时钟晶体1个。
蜂鸣器。
2．芯片内部结构图及引脚图 图4-1 7400 四2输入与非门 图4-2 CD4511BCD七段译码\\\/驱动器 图4-3 CD4060BD 图4-4 74HC390D 图4-5 74HC51D 图4-6 74HC303．面包板内部结构图面包板右边一列上五组竖的相通，下五组竖的相通，面包板的左边上下分四组，每组中X、Y列（0-15相通，16-40相通，41-55相通，ABCDE相通，FGHIJ相通，E和F之间不相通。
五、个功能块电路图1． 一个CD4511和一个LED数码管连接成一个CD4511驱动电路，数码管可从0---9显示，以次来检查数码管的好坏，见附图5-1。
图5-1 4511驱动电路2． 利用一个LED数码管，一块CD4511，一块74HC390，一块74HC00连接成一个十进制计数器，电路在晶振的作用下数码管从0—9显示，见附图5-2。
图5-2 74390十进制计数器3． 利用一个LED数码管，一块CD4511，一块74HC390，一块74HC00和一个晶振连接成一个六进制计数器，数码管从0—6显示，见附图5-3。
图5-3 74390六进制计数器4． 利用一个六进制电路和一个十进制连接成一个六十进制电路，电路可从0—59显示，见附图5-4。
图5-4 六十进制电路5． 利用两个六十进制的电路合成一个双六十进制电路，两个六十进制之间有进位，见附图5-5。
图5-5 双六十进制电路6． 利用CD4060、电阻及晶振连接成一个分频——晶振电路，见附图5-6。
图5-6 分频—晶振电路7． 利用74HC51D和74HC00及电阻连接成一个校时电路，见附图5-7。
图5-7 校时电路8． 利用74HC30和蜂鸣器连接成整点报时电路。
见附图5-8。
图5-8 整点报时电路9． 利用两个六十进制和一个十二进制连接成一个时、分、秒都会进位的电路总图，见附图5-9。
用ttl集成电路构成的“二十四小时数字钟”，具有校时和整点报时功能，555定时器接成多谐振荡器产生秒脉冲信号，调节rw即可校准秒信告，计数器7416 i、ii组成60进制“秒”计数电路，iii、iv组成“分”计数电路，v、vi组成24进制“时”计数电路，校时电路由与非门7400构成的双稳态触发路构成，可消除开关抖动的影响，整点报时 电路 由与非门7430和d触发器7474构成 ，1秒钟响一声、直至整点为止。
有关用晶振电路产生秒脉冲电路的“12小时数字钟，请看下回贴 数字电子钟参考电路（24小时数字钟）[upload=jpg,325.83,450,915,822]\\\/58474-1-2-9489.上面的电路图是用ttl集成电路构成的“二十四小时数字钟”，具有校时和整点报时功能，555定时器接成多谐振荡器产生秒脉冲信号，调节rw即可校准秒信告，计数器7416 i、ii组成60进制“秒”计数电路，iii、iv组成“分”计数电路，v、vi组成24进制“时”计数电路，校时电路由与非门7400构成的双稳态触发路构成，可消除开关抖动的影响，整点报时 电路 由与非门7430和d触发器7474构成 ，1秒钟响一声、直至整点为止。
有关用晶振电路产生秒脉冲电路的“12小时数字钟，请看下回贴图。
EDA课程设计：彩灯控制器
以前做的设计，粘贴时图出来考一下，记得给一.设计目的1、学习EDA开发软件和MAX+plus Ⅱ的使用，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。
2、进一步掌握数字电路课程所学的知识。
3、了解数字电路设计的一般思路，进一步解决和分析问题。
4、培养自己的编程和谨慎的学习态度二、.设计题目内容和要求（1）课题内容： 用EDA技术设计一个彩灯控制器，使彩灯（LED管）能连续发出三种以上不同的花型(自拟)；随着彩灯显示图案的变化，发出不同的音响声。
要求使用7段数码管显示当前显示的花型，如第一种花型显示A1，第二种花型显示b2，第三种花型显示C3（2）主要任务：完成该系统的硬件和软件的设计，并利用实验箱制作出实物演示，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计报告。
三、总体方案设计与选择1 总体方案的设计 方案一：电路分为三个部分：彩灯花型模块、声音模块，时钟模块。
用时钟控制声音和花型，整体使用相同的变量与信号，主体框图如下； 图三—1-1方案一的的流程图方案二：电路分为五个模块：分频器模块、16进制计数器、4进制计数器，4选1选择器、彩灯控制器。
其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个16进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。
整体框图如下： 图三—1-2方案二的流程图2、方案的选择 方案一是将融合在一起，原理思路简单，元件种类使用少，但是在编程时要使用同一变量和信号，这样就会给编程带来很大的困难，另外中间单元连线较多，不容易检查，门电路使用较多，电路的抗干扰能力会下降。
方案二将彩灯花型控制与声音控制分开，各单元电路只实现一种功能，电路设计模块化，且编程时将工作量分开，出现错误时较容易检查，连线较少且容易组装和调试。
结合两个方案的优缺点，我选择容易编程、组装和调试的方案二。
四、模块电路的设计 1、分频器模块设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。
模块说明：Rst:输入信号 复位信号 用来复位分频器的输出使输出为“0”，及没有音乐输出。
Clk:输入信号 模块的功能即为分频输入的频率信号。
Clk_4、clk8、clk_12、clk_16：输出信号 即为分频模块对输入信号clk的分频，分别为1\\\/4分频输出、1\\\/8分频输出、1\\\/12分频输出、1\\\/16分频输出。
不同的频率会发出不同的声音。
如图 图四-1分频器电路图 2、16进制计数器16进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。
Rst:输入信号 复位信号 用来复位16进制使其输出为“00000”，即彩灯不亮。
Clk1:输入信号 用来给模块提供工作频率。
Count_out[3..0]:输出信号 即为16进制计数器的输出，此输出信号作为彩灯的输入信号。
如图四-2 图四-2 16进制计数器电路图3、4进制计数器模块4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。
Clk2:输入信号 来为计数器提供工作频率。
Rst:输入信号 复位信号 使计数器的输出为“00”。
如图四-3 图四-3 4进制计数器电路图4、4选1选择器模块Rst:输入信号复位信号使选择器的输出为“0”。
In1、in2、in3、in4：输入信号接分频器的输出。
Inp[1..0]:输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。
Output2：输出信号直接接扬声器即输出的是不同的频率来控制扬声器播放声音如图四—4 图四—4 4选1选择器电路图5、彩灯控制模块 彩灯控制采用的模式6来进行显示。
图四—5—1模式6结构图彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。
Rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。
Input[4..0]:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。
Output3[7..0]:输出信号 直接与数码管相连来控制数码管。
如图四—5—2图四-5-2 彩灯控制电路图五、EDA设计与仿真1、源程序：----------------------------------------------分频器模块-----------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYfenpinqi IS PORT ( clk2,rst :IN std_logic; clk_12,clk_4,clk_16,clk_8 : OUT std_logic );ENDfenpinqi;ARCHITECTUREcd OF fenpinqi ISbeginp1:process(clk2,rst) variable a:integer range 0 to 20; begin if rst='1' then clk_4<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if a>=3 then a:=0; clk_4<='1'; else a:=a+1; clk_4<='0'; end if; end if; end if;endprocess p1;p2:process(clk2,rst) variable b:integer range 0 to 20; begin if rst='1' then clk_16<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if b>=15 then b:=0; clk_16<='1'; else b:=b+1; clk_16<='0'; end if; end if; end if;endprocess p2;p3:process(clk2,rst) variable c:integer range 0 to 20; begin if rst='1' then clk_8<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if c>=7 then c:=0; clk_8<='1'; else c:=c+1; clk_8<='0'; end if; end if; end if;endprocess p3;p4:process(clk2,rst) variable d:integer range 0 to 40; begin if rst='1' then clk_12<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if d>=11 then d:=0; clk_12<='1'; else d:=d+1; clk_12<='0'; end if; end if; end if;endprocess p4;endcd;----------------------------------------------4选1选择器---------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYxzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4 : In std_logic; output2 :OUT std_logic );ENDxzq4_1;ARCHITECTUREa OF xzq4_1 ISBEGIN PROCESS (rst,inp) BEGIN if(rst='1') then output2<='0'; else case inp is when 0=>output2<=in1; when 1=>output2<=in2; when 2=>output2<=in3; when 3=>output2<=in4; when others=>null; end case; end if; END PROCESS; ENDa;-------------------------------------------彩灯控制模块----------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcaideng IS PORT ( input :IN INTEGER RANGE0 TO 15; rst:in std_logic; output3 :OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) );ENDcaideng;ARCHITECTUREa OF caideng ISBEGIN PROCESS (input) BEGIN if rst='1' thenoutput3<=00000000;sm<=0000000; else case input is when 0=>output3<=00111000;sm<=0000110; when1=>output3<=00001111;sm<=0000110; when2=>output3<=00111110;sm<=0000110; when3=>output3<=01111111;sm<=0000110;when4=>output3<=01011011;sm<=1011011;when5=>output3<=01110110;sm<=1011011; when6=>output3<=00001111;sm<=1011011; when7=>output3<=01111111;sm<=1011011;when8=>output3<=01101101;sm<=1001111; when9=>output3<=00000111;sm<=1001111; when10=>output3<=01110111;sm<=1001111; when11=>output3<=01111011;sm<=1001111; when12=>output3<=00111000;sm<=1100110; when13=>output3<=00111111;sm<=1100110; when14=>output3<=00111110;sm<=1100110; when 15=>output3<=01111001;sm<=1100110; when others=>null; end case; end if; end process; end a;--------------------------------------------16进制计数器模块-----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_16 IS PORT ( clk,rst :IN std_logic; count_out :OUT INTEGER RANGE0 TO 15);ENDcounter_16;ARCHITECTUREa OF counter_16 IS BEGIN PROCESS (rst,clk) variable temp:integer range 0 to 16; BEGIN IF rst='1' THEN temp:=0; ELSIF (clk'event and clk='1') THEN temp:=temp+1; if(temp=15) then temp:=0; end if; END IF; count_out<=temp; END PROCESS; ENDa;-------------------------------4进制计数器模块----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_4 IS PORT ( clk,rst :IN std_logic; count_out :OUT integer range 0 to 3 );ENDcounter_4;ARCHITECTUREa OF counter_4 IS BEGIN PROCESS (rst,clk) variable temp:integer range 0 to 16; BEGIN IF rst='1' THEN temp:=0; ELSIF (clk'event and clk='1') THEN temp:=temp+1; if(temp=4) then temp:=0; end if; END IF; count_out<=temp; END PROCESS; ENDa;-------------------------------------------主程序----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYproject IS PORT (clk1,rst,clk2: IN std_logic; Out1: OUT std_logic_vector(7 downto 0); Out2 :out std_logic_vector(6 downto0); Out3: OUT std_logic);ENDproject;ARCHITECTUREstruct OF project ISCOMPONENT counter_16 IS PORT(clk,rst : IN std_logic; count_out : OUT integer range 0 to 15 );ENDCOMPONENT;COMPONENT fenpinqi IS PORT(clk2,rst : IN std_logic; clk_12,clk_4,clk_16,clk_8 : OUT std_logic); END COMPONENT ;COMPONENT counter_4 IS PORT(clk,rst :IN std_logic; count_out :OUT integer range 0 to 3 );ENDCOMPONENT;COMPONENT xzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4 : In std_logic; output2 :OUT std_logic );ENDCOMPONENT;COMPONENT caideng IS PORT ( input: IN INTEGER RANGE 0 TO 15; rst:in std_logic; output3 :OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) );ENDCOMPONENT;SIGNALu: integer range 0 to 15; SIGNALw: integer range 0 to 3; SIGNALv1,v2,v3,v4: std_logic; BEGINU1:counter_16PORT MAP(clk1,rst,u);U2:fenpinqiPORT MAP(clk2,rst, v1,v2,v3,v4);U3:counter_4PORT MAP(v3,rst,w);U4:xzq4_1 PORT MAP(rst,w, v1,v2,v3,v4,out3);U5:caidengPORT MAP(u,rst,out1,out2);ENDstruct;2、彩灯控制器仿真结果及数据分析分析：如上图，clk1控制的是彩灯模块，clk2控制的是声音模块，当rst为高电平是输出全为0，ck1每出现四个高电平，花型发生一次变化，out2分别显示1、2、3、4，out1显示不同的花型，out3发出声音，如图脉冲数不同表示发出的声音不同，但是声音与花型相比有一定的延迟。
六、硬件实现1、引脚锁定图2、硬件仿真图显示第一组花型之一显示第二组花型之一显示第三组花型之一显示的第四组花型之一七、总体电路整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制16进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，为了使效果明显尽量达到要求分频处理的时钟的频率比实现彩灯控制的时钟频率要高。
将各个模块连在一起采用在课程中学到的元件例化，将各个模块的引脚连在一起，使之成为一个整体。
元件例化是VHDL设计实体构自上而下层次化设计的重要途径。
整体电路如图五—1图七—1 整体电路图八、心得体会1、在设计时遇到一些主要问题如下：怎么将各个模块连在一起、开始硬件仿真时总是出现错误，设计方案的选择。
最后我选择了元件例化将各个模块连在一起，仿真时是因为短路帽接错了，当时没有注意，在方案的选择时我们选了实现比较简单的分模块方案2、这次的EDA课程设计我学到得东西很多明白了理论与实践之间的差距，而且对DEA课程有了更深入的理解，尤其是知道了怎么去应用所学的知识，怎么去利用网络实现自己的要求，具体体会如下：（1）要想完成编程就要对DEA知识很熟悉，这样才能加快编程的速度，另外在编程时一定要小心，稍微有一点粗心都会有很多的错误出现，在出现错误后要学会寻找错误原因如名称前后不一、数据类型不同、符号写错等等（2）拿道题目后要注意分析，要学会总体把握，然后再一一一细化、学会将复杂的问题简单化，分析时一定要有一个明确的目标。
（3）要学会理论联系实际，在程序导入到实验箱后，居然不显示结果，认真的检查看看操作是否有错误、试验箱中该短路的是否已用短路帽短路、又重新检查了一下程序，结果发现是短路帽接错了，所以看似很简单的操作自己操作起来可能会有很大的漏洞，所以亲自动手是很重要的。
（4）当自己的只是有限时，要注意运用网络等一切资源，要学会知识的灵活运用在查阅的过程中学到了很多在书本所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了解总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。
还有最重要的一点就是要有一丝不苟的精神和端正认真的态度，遇到困难后要学会积极的面对。
3、在此设计中声音会有一定的延迟，可以考虑用花型输出信号作为4选1的控制信号九、参考书目：赵伟军，《Protel99se教程》，北京，人民邮电出版社，1996年金西，《VHDL与复杂数字系统设计》，西安，西安电子科技大学出版社，2003汉泽西，《EDA技术及其应用》，北京，北京航空航天大学出版社，2004[4] 黄任，《VHDL入门.解惑.经典实例.经验总结》，北京，北京航空航天大学出版社，2005[5] 李洋,《EDA技术 使用教程》，北京，机械工业出版社，2009[6] 网络资源：EDA课程设计、EDA课程设计—彩灯控制器等
设计和制作一函数信号发生器
函数信号发生器的设计、和装配实习一．设计制作要求：掌握方波一三角波一正弦波函数发生器的设计方法和测试技术。
学会由分立器件和集成电路组成的多级电子电路小系统的布线方法。
掌握安装、焊接和调试电路的技能。
掌握在装配过程中可能发生的故障进行维修的基本方法。
二．方波一三角波一正弦波函数发生器设计要求函数发生器能自动产生正弦波、三角波、方波及锯齿波、阶梯波等电压波形。
其电路中使用的器件可以是分立器件，也可以是集成电路(如单片集成电路函数发生器ICL8038)。
本次电子工艺实习，主要介绍由集成运算放大器和晶体管差分放大器组成的方波一三角波一正弦波函数信号发生器的设计和制作方法。
产生正弦波、方波、三角波的方案有多种：1：如先产生正弦波，然后通过整形电路将正弦波变换成方波，再由积分电路将方波变成三角波。
2：先产生三角波一方波，再将三角波变成正弦波或将方波变成正弦波。
33：本次电路设计，则采用的图1函数发生器组成框图是先产生方波一三角波，再将三角波变换成正弦波的电路设计方法。
此钟方法的电路组成框图。
如图1所示：可见，它主要由：电压比较器、积分器和差分放大器等三部分构成。
为了使大家能较快地进入设计和制做状态，节省时间，在此，重新复习电压比较器、积分器和差分放大器的基本构成和工作原理：所谓比较器，是一种用来比较输入信号v1和参考电压VREF，并判断出其中哪个大，在输出端显示出比较结果的
关于超频,高手进
你这机器要超频首先在主板BIOS中把 外频调高 CPU主频直上 3.2GHZ
你说了不要太高
3。
2也可以了
然后从网络上下一个可以更改 显示卡核心和显示内存频率的驱动程序 对显示卡进行超频 注意 核心每次最多+10 现存每次最多+5
什么时候发现 3D贴图有错误了 就把频率将两档
其实我还是比较担心怕你主板支持不住 毕竟是品牌机器主板
高分求 关于数字电路的原理和设计，谢谢拉
你试着设计一个“汉明循环码纠错电路吧”。
原理图在一般《通信原理》课本上都有。
比较简单，而且不会和其他同学重复。
