组合逻辑电路实验报告总结
组合逻辑电路实验报告一实验内容1设计一个数码锁，有四个输入端，以及一个使能端。
密码锁只有一个密码。
使能端有效时当输入的数字和密码一样时候，密码锁开；当输入与密码不一样时候，密码锁报警。
2利用3—8译码器产生任意一个逻辑函数：F=A’B’C’+AC+BC二实验条件门电路芯片：74LS138，74LS00,74LS08,74LS20；计算机电路基础实验箱，数字万用表，导线若干。
三实验原理1关于数码锁数码锁数码锁的密码为1010.使能端为1时有效。
开锁信号clkopen高电平有效。
当使能端有效时，密码错误时，报警信号clka高电平有效。
则开锁有效时的表达式为：Y=EAB’CD’=E((AB’CD’)’)’.报警信号为：Z=E(AB’CD’)’.电路图如下图所示：如图所示：左边自上到下分别为使能端（E），输入（ABCD），右边自上到下输出为报警信号（alrm），开锁信号（open）；open后面接个指示灯，alrm后面接个指示灯和蜂鸣器。
按照图中所示连接电路，在取反时候没有反相器，使用与非门一脚悬空来获得取反，当与非门的一个输入悬空时，相当于高阻态，输出就只是取决于另外一个输入了。
就可以取得取反的效果。
给三个芯片都接上电源，连接好电路，观察测试结果为：实验结果验证表明该电路能够实现实验要求的密码锁的功能。
2利用3—8译码器产生任意一个逻辑函数：F=A’B’C’+AC+BC电路图如图所示
组合逻辑电路的 分析方法
课时授课计划--15 课号：15课题：8.1概述8.2组合逻辑电路的分析方法和设计方法目的与要求：1掌握组合逻辑电路的定义、特点和研究重点、功能描述。
2掌握组合电路的分析方法和设计方法。
重点与难点：组合电路的分析方法和设计方法。
教学方法设计：1.由于分析与设计是逆过程，所以重点讲分析方法，设计方法自然引入。
2.讲解中注意阐明分析、设计思想。
3.需要通过一定量的例题说明方法，最后归纳总结。
教具：课堂讨论：生活中组合电路的实例（电子密码锁，银行取款机等）现代教学方法与手段：复习（提问）：1.描述组合逻辑电路逻辑功能的方法主要有
（逻辑表达式、真值表、卡诺图和逻辑图等。
）2.各种表示法之间的相互转换
授课班次：课时分配：提纲8.1概述组合逻辑电路：定义构成电路特点8.2.1组合逻辑电路的分析方法一、基本分析方法分析：给定逻辑电路，求电路的逻辑功能。
步骤：二、分析举例归纳总结：8.2.2组合逻辑电路的设计方法一、基本设计方法设计：设计要求→逻辑图。
步骤（与分析相反）:二、设计举例1．单输出组合逻辑电路的设计2．多输出组合逻辑电路的设计8.1概述组合逻辑电路：在任何时刻的输出状态只取决于这一时刻的输入状态，而与电路的原来状态无关的电路。
生活中组合电路的实例（电子密码锁，银行取款机等）电路结构：由逻辑门电路组成。
电路特点：没有记忆单元，没有从输出反馈到输入的回路。
说明：本节讨论的是SSI电路的分析和设计方法。
8.2.1组合逻辑电路的分
总结用门电路和数据选择器设计来组合逻辑电路的不同之处
门电路组成设计形式,设计时所需门电路器件多,电路复杂,应用价值差.运用数据选择器设计组合逻辑电路方法,可以实现任何不同组合逻辑函数,从而实现组合电路设计,适应范围广,并且其设计电路简,接线方便,工作可靠性、稳定性高.因此利用数据选择器设计组合逻辑电路具有一定的应用价值,能解决常规门电路设计不足,提高电路设计水平.
组合逻辑电路的1般分析步骤和设计步骤
分析步骤：1.根据给定的逻，从输入到输出逐级写出逻辑函数式；2.用公式法或卡诺图发逻辑函数；3由已化简的输出函数表达式列出真值表；4从逻辑表达式或从真值表概括出组合电路的逻辑功能。
设计步骤：1仔细分析设计要求，确定输入、输出变量。
2对输入出变量赋予0、1值，并根据输入输出之间的因果关系，列出输入输出对应关系表，即真值表。
3根据真值卡诺图，写输出逻辑函数表达式的适当形式。
4画出逻辑电路图。
简述分析组合逻辑电路的基本步骤
一 首先掌握各种逻辑部件功能。
二 从输出部分查看需要达到目的。
三 然后从输出电路向前推每一层电路功能分析输入信号的逻辑变化过程。
做这个工作最好手头具有一本带有器件逻辑功能真值表的手册，分析起来可能更到位。
什么是组合逻辑电路?什么是时序逻辑电路?各有什么特点
组合逻辑电路的特点及设计时的注意事项：①组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。
（实际电路中还要考虑器件和导线产生的延时）。
②组合逻辑电路设计时应尽量避免直接或间接的反馈，以免出现不确定的状态或形成振荡。
如右图设计的基本触发器，当输入~S、~R从“00”变为“11”时，无法确定Q和~Q的值。
③组合逻辑电路容易出现“毛刺”，这是由于电路“竞争－冒险”产生的。
如图所示，图中与门的两个输入分别由信号 A 经过不同路径传递而来。
按照理想情况分 析，电路输出端应该始终为 L=A ·~A =0。
考虑到信号在逻辑门中的传输延迟，~A 到达与门输入端的时间始终落后于 A。
图（b）的波形显示，信号 A的四次变化都产生了竞争。
但这四次竞争引起的结果是不一样的。
第一次和第三次竞争造 成输出错误，第二次和第四次竞争则没有造成输出错误。
换言之，只有第一次和第三次竞争引起了冒险，产生了尖峰干扰。
由于“毛刺”的影响，应避免使用组合逻辑电路直接产生时钟信号，也应避免将组合逻辑电路的输出作为另一个电路的异步控制信号。
如右图，本意是设计一个计数范围为“0~5”的六进制计数器，即输出QD、QC、QB、QA从5“0101”变到6“0110”时，与门输出“1”，控制“CLR”异步复位到“0000”，但是由于输出从3“0011”变到4“0100”时，QC先于QB从“0”变到“1”，导致短暂的“0111”出现，使与门输出“1”，引起复位，从而使实际的电路计数范围为“0~3”，与设计的初衷相悖。
④用VHDL描述组合逻辑电路时，所有的输入信号都应放在敏感信号表中。
⑤用IF语句和CASE语句描述电路分支时，一定要列举出所有输入状态（一般在最后加上“else”或“when others”分支），否则在综合时将引入LATCH，使电路输出出现延时。
试分析如图3所示的组合逻辑电路。
Y1=（A与B）或（（C与（A异或B））Y2=（C）异或（A异或B）希望你能看得懂，不明白可以再追问
总结用门电路和数据选择器设计来组合逻辑电路的不同之处
除了集成度没有本质不同，因为数据选择器也是由门电路构成。
