十进制计数器EDA设计实验
举个例子：普通B\\\/S模式（同步）AJAX技术（异步）同步：提交请求->等待服务器处理->处理完毕返回 这个期间客户端浏览器不能干任何事异步: 请求通过事件触发->服务器处理（这是浏览器仍然可以作其他事情）->处理完毕--------------------------------------------------------------------------------------------------------------------同步就是你叫我去吃饭，我听到了就和你去吃饭；如果没有听到，你就不停的叫，直到我告诉你听到了，才一起去吃饭。
异步就是你叫我，然后自己去吃饭，我得到消息后可能立即走，也可能等到下班才去吃饭。
电子设计选修课心得体会
国脉的
数字日历电路的设计报告 跪求模板 求类似实验报告
因为电吹风要即可吹冷风又可吹热风，（即题中“电热丝发热和不发热时，电动机都能正常工作”的通俗说法），所以电动机需要在电热丝不工作时也可以工作，A选项S2断开则只能吹热风，无法吹冷风，闭合S2则电源短路，不符合题中“电热丝发热和不发热时，电动机都能正常工作”的要求，所以A选项错误。
实验报告的结论怎么写实验
实验报告的结论就是归纳总结你的实验的呀，即，从你的实验中你得到了什么样的结果，出现了什么样的问题及可能的原因。
EDA课程设计：彩灯控制器
以前做的设计，粘贴时图出来考一下，记得给一.设计目的1、学习EDA开发软件和MAX+plus Ⅱ的使用，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。
2、进一步掌握数字电路课程所学的知识。
3、了解数字电路设计的一般思路，进一步解决和分析问题。
4、培养自己的编程和谨慎的学习态度二、.设计题目内容和要求（1）课题内容： 用EDA技术设计一个彩灯控制器，使彩灯（LED管）能连续发出三种以上不同的花型(自拟)；随着彩灯显示图案的变化，发出不同的音响声。
要求使用7段数码管显示当前显示的花型，如第一种花型显示A1，第二种花型显示b2，第三种花型显示C3（2）主要任务：完成该系统的硬件和软件的设计，并利用实验箱制作出实物演示，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计报告。
三、总体方案设计与选择1 总体方案的设计 方案一：电路分为三个部分：彩灯花型模块、声音模块，时钟模块。
用时钟控制声音和花型，整体使用相同的变量与信号，主体框图如下； 图三—1-1方案一的的流程图方案二：电路分为五个模块：分频器模块、16进制计数器、4进制计数器，4选1选择器、彩灯控制器。
其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个16进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。
整体框图如下： 图三—1-2方案二的流程图2、方案的选择 方案一是将融合在一起，原理思路简单，元件种类使用少，但是在编程时要使用同一变量和信号，这样就会给编程带来很大的困难，另外中间单元连线较多，不容易检查，门电路使用较多，电路的抗干扰能力会下降。
方案二将彩灯花型控制与声音控制分开，各单元电路只实现一种功能，电路设计模块化，且编程时将工作量分开，出现错误时较容易检查，连线较少且容易组装和调试。
结合两个方案的优缺点，我选择容易编程、组装和调试的方案二。
四、模块电路的设计 1、分频器模块设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。
模块说明：Rst:输入信号 复位信号 用来复位分频器的输出使输出为“0”，及没有音乐输出。
Clk:输入信号 模块的功能即为分频输入的频率信号。
Clk_4、clk8、clk_12、clk_16：输出信号 即为分频模块对输入信号clk的分频，分别为1\\\/4分频输出、1\\\/8分频输出、1\\\/12分频输出、1\\\/16分频输出。
不同的频率会发出不同的声音。
如图 图四-1分频器电路图 2、16进制计数器16进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。
Rst:输入信号 复位信号 用来复位16进制使其输出为“00000”，即彩灯不亮。
Clk1:输入信号 用来给模块提供工作频率。
Count_out[3..0]:输出信号 即为16进制计数器的输出，此输出信号作为彩灯的输入信号。
如图四-2 图四-2 16进制计数器电路图3、4进制计数器模块4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。
Clk2:输入信号 来为计数器提供工作频率。
Rst:输入信号 复位信号 使计数器的输出为“00”。
如图四-3 图四-3 4进制计数器电路图4、4选1选择器模块Rst:输入信号复位信号使选择器的输出为“0”。
In1、in2、in3、in4：输入信号接分频器的输出。
Inp[1..0]:输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。
Output2：输出信号直接接扬声器即输出的是不同的频率来控制扬声器播放声音如图四—4 图四—4 4选1选择器电路图5、彩灯控制模块 彩灯控制采用的模式6来进行显示。
图四—5—1模式6结构图彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。
Rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。
Input[4..0]:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。
Output3[7..0]:输出信号 直接与数码管相连来控制数码管。
如图四—5—2图四-5-2 彩灯控制电路图五、EDA设计与仿真1、源程序：----------------------------------------------分频器模块-----------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYfenpinqi IS PORT ( clk2,rst :IN std_logic; clk_12,clk_4,clk_16,clk_8 : OUT std_logic );ENDfenpinqi;ARCHITECTUREcd OF fenpinqi ISbeginp1:process(clk2,rst) variable a:integer range 0 to 20; begin if rst='1' then clk_4<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if a>=3 then a:=0; clk_4<='1'; else a:=a+1; clk_4<='0'; end if; end if; end if;endprocess p1;p2:process(clk2,rst) variable b:integer range 0 to 20; begin if rst='1' then clk_16<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if b>=15 then b:=0; clk_16<='1'; else b:=b+1; clk_16<='0'; end if; end if; end if;endprocess p2;p3:process(clk2,rst) variable c:integer range 0 to 20; begin if rst='1' then clk_8<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if c>=7 then c:=0; clk_8<='1'; else c:=c+1; clk_8<='0'; end if; end if; end if;endprocess p3;p4:process(clk2,rst) variable d:integer range 0 to 40; begin if rst='1' then clk_12<='0'; ----- 复位信号控制部分 else if clk2'event and clk2='1'then if d>=11 then d:=0; clk_12<='1'; else d:=d+1; clk_12<='0'; end if; end if; end if;endprocess p4;endcd;----------------------------------------------4选1选择器---------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYxzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4 : In std_logic; output2 :OUT std_logic );ENDxzq4_1;ARCHITECTUREa OF xzq4_1 ISBEGIN PROCESS (rst,inp) BEGIN if(rst='1') then output2<='0'; else case inp is when 0=>output2<=in1; when 1=>output2<=in2; when 2=>output2<=in3; when 3=>output2<=in4; when others=>null; end case; end if; END PROCESS; ENDa;-------------------------------------------彩灯控制模块----------------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcaideng IS PORT ( input :IN INTEGER RANGE0 TO 15; rst:in std_logic; output3 :OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) );ENDcaideng;ARCHITECTUREa OF caideng ISBEGIN PROCESS (input) BEGIN if rst='1' thenoutput3<=00000000;sm<=0000000; else case input is when 0=>output3<=00111000;sm<=0000110; when1=>output3<=00001111;sm<=0000110; when2=>output3<=00111110;sm<=0000110; when3=>output3<=01111111;sm<=0000110;when4=>output3<=01011011;sm<=1011011;when5=>output3<=01110110;sm<=1011011; when6=>output3<=00001111;sm<=1011011; when7=>output3<=01111111;sm<=1011011;when8=>output3<=01101101;sm<=1001111; when9=>output3<=00000111;sm<=1001111; when10=>output3<=01110111;sm<=1001111; when11=>output3<=01111011;sm<=1001111; when12=>output3<=00111000;sm<=1100110; when13=>output3<=00111111;sm<=1100110; when14=>output3<=00111110;sm<=1100110; when 15=>output3<=01111001;sm<=1100110; when others=>null; end case; end if; end process; end a;--------------------------------------------16进制计数器模块-----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_16 IS PORT ( clk,rst :IN std_logic; count_out :OUT INTEGER RANGE0 TO 15);ENDcounter_16;ARCHITECTUREa OF counter_16 IS BEGIN PROCESS (rst,clk) variable temp:integer range 0 to 16; BEGIN IF rst='1' THEN temp:=0; ELSIF (clk'event and clk='1') THEN temp:=temp+1; if(temp=15) then temp:=0; end if; END IF; count_out<=temp; END PROCESS; ENDa;-------------------------------4进制计数器模块----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYcounter_4 IS PORT ( clk,rst :IN std_logic; count_out :OUT integer range 0 to 3 );ENDcounter_4;ARCHITECTUREa OF counter_4 IS BEGIN PROCESS (rst,clk) variable temp:integer range 0 to 16; BEGIN IF rst='1' THEN temp:=0; ELSIF (clk'event and clk='1') THEN temp:=temp+1; if(temp=4) then temp:=0; end if; END IF; count_out<=temp; END PROCESS; ENDa;-------------------------------------------主程序----------------------------------LIBRARYieee;USEieee.std_logic_1164.all;ENTITYproject IS PORT (clk1,rst,clk2: IN std_logic; Out1: OUT std_logic_vector(7 downto 0); Out2 :out std_logic_vector(6 downto0); Out3: OUT std_logic);ENDproject;ARCHITECTUREstruct OF project ISCOMPONENT counter_16 IS PORT(clk,rst : IN std_logic; count_out : OUT integer range 0 to 15 );ENDCOMPONENT;COMPONENT fenpinqi IS PORT(clk2,rst : IN std_logic; clk_12,clk_4,clk_16,clk_8 : OUT std_logic); END COMPONENT ;COMPONENT counter_4 IS PORT(clk,rst :IN std_logic; count_out :OUT integer range 0 to 3 );ENDCOMPONENT;COMPONENT xzq4_1 IS PORT ( rst:in std_logic; inp:in integer range 0 to 3; in1,in2,in3,in4 : In std_logic; output2 :OUT std_logic );ENDCOMPONENT;COMPONENT caideng IS PORT ( input: IN INTEGER RANGE 0 TO 15; rst:in std_logic; output3 :OUT std_logic_vector(7 downto 0); sm :out std_logic_vector(6 downto 0) );ENDCOMPONENT;SIGNALu: integer range 0 to 15; SIGNALw: integer range 0 to 3; SIGNALv1,v2,v3,v4: std_logic; BEGINU1:counter_16PORT MAP(clk1,rst,u);U2:fenpinqiPORT MAP(clk2,rst, v1,v2,v3,v4);U3:counter_4PORT MAP(v3,rst,w);U4:xzq4_1 PORT MAP(rst,w, v1,v2,v3,v4,out3);U5:caidengPORT MAP(u,rst,out1,out2);ENDstruct;2、彩灯控制器仿真结果及数据分析分析：如上图，clk1控制的是彩灯模块，clk2控制的是声音模块，当rst为高电平是输出全为0，ck1每出现四个高电平，花型发生一次变化，out2分别显示1、2、3、4，out1显示不同的花型，out3发出声音，如图脉冲数不同表示发出的声音不同，但是声音与花型相比有一定的延迟。
六、硬件实现1、引脚锁定图2、硬件仿真图显示第一组花型之一显示第二组花型之一显示第三组花型之一显示的第四组花型之一七、总体电路整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制16进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，为了使效果明显尽量达到要求分频处理的时钟的频率比实现彩灯控制的时钟频率要高。
将各个模块连在一起采用在课程中学到的元件例化，将各个模块的引脚连在一起，使之成为一个整体。
元件例化是VHDL设计实体构自上而下层次化设计的重要途径。
整体电路如图五—1图七—1 整体电路图八、心得体会1、在设计时遇到一些主要问题如下：怎么将各个模块连在一起、开始硬件仿真时总是出现错误，设计方案的选择。
最后我选择了元件例化将各个模块连在一起，仿真时是因为短路帽接错了，当时没有注意，在方案的选择时我们选了实现比较简单的分模块方案2、这次的EDA课程设计我学到得东西很多明白了理论与实践之间的差距，而且对DEA课程有了更深入的理解，尤其是知道了怎么去应用所学的知识，怎么去利用网络实现自己的要求，具体体会如下：（1）要想完成编程就要对DEA知识很熟悉，这样才能加快编程的速度，另外在编程时一定要小心，稍微有一点粗心都会有很多的错误出现，在出现错误后要学会寻找错误原因如名称前后不一、数据类型不同、符号写错等等（2）拿道题目后要注意分析，要学会总体把握，然后再一一一细化、学会将复杂的问题简单化，分析时一定要有一个明确的目标。
（3）要学会理论联系实际，在程序导入到实验箱后，居然不显示结果，认真的检查看看操作是否有错误、试验箱中该短路的是否已用短路帽短路、又重新检查了一下程序，结果发现是短路帽接错了，所以看似很简单的操作自己操作起来可能会有很大的漏洞，所以亲自动手是很重要的。
（4）当自己的只是有限时，要注意运用网络等一切资源，要学会知识的灵活运用在查阅的过程中学到了很多在书本所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了解总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。
还有最重要的一点就是要有一丝不苟的精神和端正认真的态度，遇到困难后要学会积极的面对。
3、在此设计中声音会有一定的延迟，可以考虑用花型输出信号作为4选1的控制信号九、参考书目：赵伟军，《Protel99se教程》，北京，人民邮电出版社，1996年金西，《VHDL与复杂数字系统设计》，西安，西安电子科技大学出版社，2003汉泽西，《EDA技术及其应用》，北京，北京航空航天大学出版社，2004[4] 黄任，《VHDL入门.解惑.经典实例.经验总结》，北京，北京航空航天大学出版社，2005[5] 李洋,《EDA技术 使用教程》，北京，机械工业出版社，2009[6] 网络资源：EDA课程设计、EDA课程设计—彩灯控制器等
单片机最小系统实训报告
单片机作为控制系统中最常见的芯片，所以学习并学会应用是我们学习自动化专业学生所应该具备的基本技能。
通过对单片机最小系统的研究，掌握单片机个引脚的基本功能，理解单片机工作过程及工作原理，以及与各种外部器件的连接，能够自己制作一个单片机最小系统的开发板并为其设置一个用于下载程序的串口对其进行下载程序并进行调试使我们所学知识与实践结合起来。
一、方案设计、 1.设计方案思路 2.设计框图 二、 电路设计 1. 电源电路 2. 振荡电路 3. 复位电路 4. RS232串口电路 5. 蜂鸣器电路 6. 八段数码管显示电路 7. LED电路
eda设计正负脉宽数控调制信号发生器
本书以掌握国内外最流行的电子设计自动化(EDA)技术为教学目标，以培养学生的设计和应用开发能力为主线，系统地介绍EDA应用技术。
全书在取材和编排上，内容新颖、循序渐进，并注重理论联系实际。
全书共10章，主要内容包括VHDL硬件描述语言、Quartus Ⅱ等EDA工具软件、可编程逻辑器件、实验开发系统、应用实例和综合设计实例。
第4章对大量常规的数字电路做出了VHDL描述，第7章详细阐述了9个典型数字系统的设计方法，第9章选取了16个实验实例，第10章给出了4个代表性的全国大学生电子设计竞赛赛题设计实例。
读者完全可以通过这些实际操作，很好地掌握：EDA的开发设计方法。
每章后面附有小结和习题，便于读者学习和教学使用。
为方便教师教学，本书配有电子教案。
本书可作为高职高专及本科院校电子信息、电气、通信、自动控制、自动化和计算机类专业的EDA技术教材，也可作为上述学科或相关学科工程技术人员的参考书。
还可作为电子产品制作、科技创新实践、EDA课程设计和毕业设计等实践活动的指导书。
【本书目录】 第1章 EDA技术概述1．1 EDA技术及其发展1．1．1 EDA技术的涵义1．1．2 EDA技术的发展史1．2 EDA设计流程1．3 EDA技术的主要内容及主要的EDA厂商1．3．1 EDA技术的主要内容1．3．2 主要EDA厂商概述1．4 常用的EDA工具1．5 EDA技术的发展趋势1．5．1 可编程器件的发展趋势1．5．2 软件开发工具的发展趋势1．5．3 输入方式的发展趋势1．6 EDA技术的应用1．6．1 EDA技术的应用形式1．6．2 EDA技术的应用场合本章小结思考题和习题第2章 VHDL硬件描述语言2．1 VHDL概述2．1．1 常用硬件描述语言简介2．1．2 VHDL及其优点2．1．3 VHDL程序设计约定2．1．4 VHDL程序设计举例2．2 VHDL程序基本结构2．2．1 实体2．2．2 结构体2．2．3 库2．2．4 程序包2．2．5 配置2．3 VHDL语言要素2．3．1 VHDL文字规则2．3．2 VHDL数据对象2．3．3 VHDL数据类型2．3．4 运算操作符2．3．5 VHDL语言结构体的描述方式2．4 VHDL顺序语句2．4．1 等待语句和断言语句2．4．2 赋值语句2．4．3 转向控制语句2．4．4 子程序调用语句2．4．5 返回语句2．5 VHDL并行语句2．5．1 进程语句2．5．2 块语句2．5．3 并行信号赋值语句2．5．4 并行过程调用语句2．5．5 元件例化语句2．5．6 生成语句本章小结思考题和习题第3章 Quartus Ⅱ软件及其应用3．1 Quartus Ⅱ的使用及设计流程3．1．1 Quartus Ⅱ的图形编辑输入法3．1．2 Quartus Ⅱ的文本编辑输入法3．2 Quartus Ⅱ设计正弦信号发生器3．2．1 创建工程和编辑设计文件3．2．2 编译3．2．3 正弦信号数据ROM定制3．2．4 仿真3．2．5 测试3．2．6 配置器件3．3 MATLAB／DSP Builder设计可控正弦信号发生器3．3．1 建立设计模型3．3．2 Simulink模型仿真3．3．3 SignalCompiler编译3．3．4 使用Quartus Ⅱ实现时序仿真3．3．5 使用Quartus Ⅱ进行硬件测试与硬件实现本章小结思考题和习题第4章VHDL应用实例4．1 组合逻辑电路设计4．1．1 基本门电路4．1．2 译码器4．1．3 编码器4．1．4 数值比较器4．1．5 数据选择器4．1．6 算术运算电路4．1．7 三态门及总线缓冲器4．2 时序逻辑电路设计4．2．1 时钟信号和复位信号4．2．2 触发器4．2．3 寄存器和移位寄存器4．2．4 计数器4．2．5 序列信号发生器和检测器4．3 存储器设计4．3．1 只读存储器ROM4．3．2 随机存储器RAM4．4 状态机设计4．4．1 摩尔型状态机4．4．2 米立型状态机本章小结思考题和习题第5章 大规模可编程逻辑器件5．1 可编程逻辑器件概述5．2 简单可编程逻辑器件5．3 复杂可编程逻辑器件5．3．1 CPLD的基本结构5．3．2 Altera公司的器件5．4 现场可编程门阵列5．4．1 FPGA的整体结构5．4．2 Xilinx公司的’FPGA器件5．4．3 FPGA的配置5．5 在系统可编程逻辑器件5．5．1 ispLsI／pLSI的结构5．5．2 Lattice公司ispLSI系列器件5．6 FPGA和CPI。
D的开发应用选择5．6．1 FPGA和CPL|D的性能比较5．6．2 FPGA和CPLD的开发应用选择本章小结思考题和习题第6章 常用印A工具软件6．1 Altera MAX+plus Ⅱ的使用6．1．1 MAX+plus Ⅱ功能简介6．1．2 MAX+plus Ⅱ设计流程6．1．3 MAX+plus Ⅱ设计举例6．2 Xilinx Foundation的使用6．2．1 Foundation设计流程6．2．2．Foundation设计举例6．3 ModelSim的使用6．3．1 ModelSim的使用方法6．3．2 ModelSim与MAX-+Iplus Ⅱ的接口6．3．3 ModelSim交互命令方式仿真6．3．4 ModelSim批处理工作方式。
本章小结思考题和习题第7章 EDA技术综合设计应用7．1 数字闹钟的设计7．1．1 系统的设计要求7．1．2 系统的总体设计7．1．3 闹钟控制器的设计7．1．4 译码器的设计7．1．5 键盘缓冲器(预置寄存器)的设计7．1．6 闹钟寄存器的设计7．1．7 时间计数器的设计7．1．8 显示驱动器的设计7．1．9 分频器的设计7．1．10 系统的整体组装7．1．11 系统的硬件验证7．2 多功能信号发生器的设计7．2．1 设计要求7．2．2 设计实现7．2．3 系统仿真7．3 序列检测器的设计7．3．1 设计思路7．3．2 VHDL程序实现7．3．3 硬件逻辑验证7．4 交通灯信号控制器的设计7．4．1 设计思路7．4．2 VHDL程序实现7．4．3 硬件逻辑验证7．5 空调系统有限状态自动机的设计7．5．1 设计思路7．5．2 VHDL程序实现7．6 电梯控制系统的设计7．6．1 设计要求7．6．2 设计实现7．6．3 系统仿真7．7 步进电机控制电路的设计7．7．1 步进电机的工作原理7．7．2 驱动电路的组成及VHDL实现7．8 智力竞赛抢答器的设计7．8．1 设计思路7．8．2 VHDL程序实现7．9 单片机与FPGA／CPLD总线接口的设计7．9．1 设计思路7．9．2 VHDL程序实现本章小结思考题和习题第8章 EDA实验开发系统8．1 GW48型EDA实验开发系统原理与使用8．1．1 系统性能及使用注意事项8．1．2 系统工作原理8．1．3 系统主板结构与使用方法8．2 GW48实验电路结构图8．2．1 实验电路信号资源符号图说明8．2．2各实验电路结构图特点与适用范围简述8．3 GW48系统结构图信号名与芯片引脚对照表8．4 GWDVP?B电子设计竞赛应用板 使用说明8．5 GW48型EDA实验开发系统使用实例本章小结思考题和习题第9章 EDA技术实验实验1 8位全加器的设计实验2 组合逻辑电路的设计实验3 触发器功能的模拟实现实验4 计数器的设计实验5 计数译码显示电路实验6 数字钟综合实验实验7 序列检测器的设计实验8 简易彩灯控制器实验9 正负脉宽数控调制信号发生器的设计实验10 数字秒表的设计实验11 交通灯信号控制器的设计实验12 模拟信号检测实验13 4位十进制频率计设计实验14 VGA显示器彩条信号发生设计实验15 A／D转换控制器的设计实验16 音乐发生器的设计第10章 EDA技术在全国大学生电子设计竞赛中的应用10．1 等精度频率计设计10．1．l 系统设计要求10．1．2 系统组成10．1．3 工作原理10．1．4 FPGA开发的VHDL设计10．1．5 系统仿真10．1．6 系统测试与硬件验证10．1．7 设计技巧分析及系统扩展思路10．2 测相仪设计10．2．1 测相仪工作原理及实现10．2．2 系统测试10．3 基于DDS的数字移相正弦信号发生器设计10．3．1 系统设计要求10．3．2 系统设计方案10．3．3 DDS内部主要模块的VHDL程序实现10．3．4 系统仿真与硬件验证10．3．5 设计技巧分析与系统扩展思路10．4 逻辑分析仪设计10．4．1 设计任务lO．4．2 设计基本要求10．4．3 设计实现
三人表决电路实验报告，三人表决器的逻辑电路图怎么画
这是一种三人表决器真值表：K1 K2 K3 K0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1逻辑表达式：K = K1 K2 K3 + K1!K2 K3 + K1 K2!K3 + K1 K2 K3用逻辑代数化简：K = !K1 K2 K3 + K1!K2 K3 + K1 K2= K2 (K1 + K3) + K1 (K2 + K3) + K1 K2 ; 吸收率 A + A'B = A + B= K1K2 + K1K3 + K2K3或用卡诺图化简：K3\\\\K1K2 00 01 11 100 0 0 1 01 0 1 1 1最简与或式：K = K1K2 + K1K3 + K2K3绘制逻辑电路图：根据上式即可绘制。
