数字电路课程设计的心得体会
为什么没人啊
都在忙本科教育评估去了。
最核心的是时序逻辑电路的设计，要培养出良好的空间想象能力。
高性能的数字信号处理芯片，不用标准单片机和标准嵌入系统，那速度慢，要缴纳知识产权许可费用，发达国家都是专门有针对性设计的时序逻辑电路的独立设计。
例如上个世纪80年代的苹果牌个人计算机，就是用许多通用中小规模数字集成电路搭建的时序逻辑电路，国内以此仿照了中华学习机。
现在的CPU设计复杂，时序逻辑电路都集成在芯片里面，集成度高，要靠高等院校的教材和实验课程，实在没法设计出低端的CPU。
所以一般都是购买国外集成电路系统的构架，以此为基础设计，这就有知识产权的费用，到了流片的时候，人家要统计你的生产数量，要收费的。
这就是基础教育关系的国家安全的一个例子。
时序逻辑电路测试及研究 实验报告(有数据)
实验六时序逻辑电路测试及研究一、实验目的1、掌握计数器电路分析及测试方法。
2、训练独立进行实验的技能。
二、实验仪器及器件1、双踪示波器、实验箱2、实验用元器：74LS001片74lS732片74LS1751片74LS101片三、实验内容、测试电路及测试表格1、异步二进制计数器(1)按图5.1接线。
(2)由CP端输入单脉冲，测试并记录Q1—Q4状态及波形(可调连续脉冲)。
表6.12、异步二—十进制加法计数器(1)按图5.2接线。
QA、QB、QC、QD4个输出端分别接发光二极管显示，CP端接连续脉冲或单脉冲。
(2)在CP端接连续脉冲，观察CP、QA、QB、QC、QD的波形。
(3)画出CP、QA、QB、QC、QD的波形。
表6.23、移位寄存器型计数器(1)按图5.3接线构成环形计数器，将A、B、C、D置为1000，用单脉冲计数，记录各触发器状态。
表6.3(2)改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作。
分析原因。
分析：输出端没有任何波形，故计数器没有正常工作。
这是因为在这个计数器循环中，当有且只有一位被置“1”时，才可以进入有效循环。
而出现两个“1”时，不在有效循环内，故无法工作。
从此部分实验，我明白了设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动。
因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状
设计一个24进制计数器(时序逻辑电路设计实验 )
在第三章所讨论的组合逻辑电路中，任一时刻的输出信号仅仅取决于该时刻的输入信号，而与电路原来的输出状态无关，这也是组合逻辑电路在逻辑功能上的共同特点。
本章将要介绍另一种类型的逻辑电路，其功能特点是任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，也即与以前的输入有关，具有这种功能特点的电路叫做时序逻辑电路。
时序逻辑电路简称时序电路，其结构特点是由存储电路和组合电路两部分组成，或通俗地说由触发器和门电路组成，如图5.1.1所示。
时序电路的状态是由存储电路来记忆的，因而在时序逻辑电路中，触发器是必不可少的，而组合逻辑电路在有些时序电路中则可以没有。
图5.1.1时序逻辑电路的结构框图根据电路状态转换情况的不同，时序电路又分为同步时序逻辑电路和异步时序逻辑电路两大类。
在同步时序电路中，所有触发器的时钟输入端CP都连在一起，在外加的时钟脉冲CP作用下，凡是具备翻转条件的触发器在同一时刻改变状态。
也就是说，触发器的状态更新与外加时钟脉冲CP的有效触发沿是同步的。
而在异步时序逻辑电路中，外加时钟脉冲CP只触发部分触发器，其余触发器则是由电路内部信号触发的，因此，凡具备翻转条件的触发器状态的翻转有先有后，并不都和时钟脉冲CP的有效触发沿相同步。
时序逻辑电路的分析方法分析一个时序电路，就是要找出给定时序电路的逻辑功能。
具体地说，就是要求找出电路的状态和输出状态（一般指进
