什么是功能仿真
什么是时序仿真
仿真过程是正确实现设计的关键环节，用来验证设计者的设计思想是否正确，及在设计实现过程中各种分布参数引入后，其设计的功能是否依然正确无误。
仿真主要分为功能仿真和时序仿真。
功能仿真是在设计输入后进行； 时序仿真是在逻辑综合后或布局布线后进行。
1. 功能仿真 ( 前仿真 ) 功能仿真是指在一个设计中， 在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。
布局布线以前的仿真都称作功能仿真， 它包括综合前仿真（ Pre-Synthesis Simulation ）和综合后仿真（ Post-Synthesis Simulation ）。
综合前仿真主要针对基于原理框图的设计 ; 综合后仿真既适合原理图设计 , 也适合基于 HDL 语言的设计。
2. 时序仿真（后仿真） 时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。
时序仿真使用的仿真器和功能仿真使用的仿真器是相同的， 所需的流程和激励也是相同的； 惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后的信号加载了时延， 而功能仿真没有。
verilog中的时序仿真
1. 功能仿真 ( 前仿真 ) 功能仿真是指在一个设计中， 在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。
布局布线以前的仿真都称作功能仿真， 它包括综合前仿真（ Pre-Synthesis Simulation ）和综合后仿真（ Post-Synthesis Simulation ）。
综合前仿真主要针对基于原理框图的设计 ; 综合后仿真既适合原理图设计 , 也适合基于 HDL 语言的设计。
2. 时序仿真（后仿真） 时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。
时序仿真使用的仿真器和功能仿真使用的仿真器是相同的， 所需的流程和激励也是相同的； 惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。
时序电路仿真时应注意哪些问题
1.时钟，2复位。
因为时序电路是跟着你的时钟进行的，一个时钟到来的时刻（上升沿或者是下降沿，主要是看你设置的哪种有效），电路才会工作。
时序仿真才能反映芯片的实际工作状态，为什么还需要功能仿真
动态时序分析动态时序分析就是通常我们所说的仿真，该仿真可以验证功能，也可以验证时序，首先确定测试向量，输入硬件模型，进行仿真。
由于为了完整地测试每条路径的功能或者时序是否都满足，测试向量需要很大，也不能保证100%的覆盖率。
如果到了门级的仿真将非常消耗时间。
静态时序分析静态时序分析只能分析时序要求而不能进行功能验证。
不需要测试向量，能比动态时序分析快地多的完成分析。
静态时序分析只能对同步电路进行分析，而不能对异步电路进行时序分析。
但是它却可以验证每一条路径，发现时序的重大问题，比如建立时间和保持时间冲突，slow path以及过大的时钟偏移。
FPGA 在仿真激励信号的设计上组合电路和时序电路分别关注的重点是什么?为什么
1：组合逻辑容易产生毛刺，至于毛刺怎么产生在此不作赘述，观察毛刺大小，调整走线，毛刺出现在复位引脚上或者使能引脚将是致命的。
消除毛刺就是加滤波电容，冗余项，重要的是把电路端口插入寄存器输出，已达到滤除毛刺作用，验证的时候一定要保持相关信号沿对齐，2：时序电路重点考虑建立保持时间是否满足。
然后还要考虑一些路径约束问题。
不然会造成严重的亚稳态现象，这样对设计也是致命的,所以时钟要考虑好，一般时钟保持余量，100M的时钟可能实际设备只能工作在80M。
如何学习数字电路中的静态时序分析
动态时序分析就是通常我们所说的仿真，该仿真可以验证功能，也可以验证时序，首先确定测试向量，输入硬件模型，进行仿真。
由于为了完整地测试每条路径的功能或者时序是否都满足，测试向量需要很大，也不能保证100%的覆盖率。
如果到了门级的仿真将非常消耗时间。
